【正文】 ................................................................................28 附錄 1 系統(tǒng)原理圖 ..............................................................................29 附錄 2 相關(guān)模塊程序設(shè)計(jì) ..............................................................................30 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 1 1 緒論 課題背景 DDS 是直接數(shù)字式頻率合成器（ Direct Digital Synthesizer）的英文縮寫。 另外隨著 21 世紀(jì)的到來，人類正在跨入信息時(shí)代。由于數(shù)字技術(shù)在處理和傳輸信息方面的各種優(yōu)點(diǎn)，數(shù) 字技術(shù)和數(shù)字集成電路的使用已經(jīng)成為構(gòu)成現(xiàn)代電子系統(tǒng)的重要標(biāo)志。為滿足個(gè)人電腦、無繩電話和高速數(shù)據(jù)傳輸設(shè)備的發(fā)展需求，電子廠商們越加迫切地追求電子產(chǎn)品的高功能、優(yōu)品質(zhì)、低成本、微功耗和微小封裝尺寸 [2]。FPGA/CPLD(Complex Programmable Logic Device)所具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性，縮短了產(chǎn)品的上市時(shí)間并降低可電子系統(tǒng)的開發(fā)成 本， 與此同時(shí) 通訊、導(dǎo)航、雷達(dá)、遙控遙測、電子測量以及現(xiàn)代化的儀器儀表工基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 2 業(yè)等領(lǐng)域?qū)τ?DDS 的精度和人性化操作的要求越來越高。隨著現(xiàn)代無線電通信事業(yè)的發(fā)展，移動(dòng)通信雷達(dá)制導(dǎo)武器和電子對抗等系統(tǒng)對頻率合成器提出越來越高的要求。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點(diǎn)，因此采用數(shù)字方法實(shí)現(xiàn)各種模擬調(diào)制也越來越普遍 [3]。信號的頻率、相位可通過鍵盤輸入并顯示。 設(shè)計(jì)目標(biāo)實(shí)現(xiàn)信號發(fā)生器特性 要求 如下： （ 1）信號發(fā)生器頻率范圍為 20Hz 到 20KHz，進(jìn)步頻率為 20Hz； （ 2）信號發(fā)生器產(chǎn)生兩路輸出正弦波信號，峰峰值分別在 5V變化； （ 3）信號發(fā)生器數(shù)字顯示頻率、相位差等參數(shù)。； 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 4 2 設(shè)計(jì) 方案 的概述及 論證 系統(tǒng)的性能要求 首先對本題目進(jìn)行分析知， 信號發(fā)生器由 單片機(jī) 、接口電路、 FPGA、低通濾波器 、 D/A 轉(zhuǎn)換等部分 組成， 其中主要為用 FPGA 實(shí)現(xiàn)直接數(shù)字頻率合成器 (DDS)的功能及單片機(jī)的控制功能。步進(jìn) 1176。具體方案如下：首先通過頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過積分電路就可以得到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。用 FPGA 和 DDS 實(shí)現(xiàn)信號調(diào)制，既克服了傳統(tǒng)的方法實(shí)現(xiàn)帶來的缺點(diǎn)， 若采用它來編程設(shè)計(jì)，必定會(huì)事半功倍，且使設(shè)計(jì)趨于理想狀態(tài)。 采用 VHDL 語言來編程，然后下載文件到 FPGA 來實(shí)現(xiàn)。 方案確定 綜合考慮以各種方案的優(yōu)缺點(diǎn)， 選擇 方案三 。 由于 FPGA 對信號的處理功能不及微控制器，如果用它來做控制器的話，不僅代碼量非常大， FPGA 內(nèi)部資源使用量將非常大，甚至可能會(huì)出現(xiàn)資源不夠的情況，因此我們用 89S52 作為控制器來減輕 FPGA 的負(fù)擔(dān)，同時(shí)方便系統(tǒng)的設(shè)計(jì)。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。其速度快，功耗低，通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計(jì)。這種 “ 山寨味 ” 很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。 FPGA 芯片的選擇 隨著可編程邏輯器件應(yīng)用的日益廣泛，許多 IC 制造廠家涉足 CPLD/FPGA 領(lǐng)域。主要產(chǎn)品有： MAX3000/7000,FLEX10K,APEX20K， ACEX1K， Stratix， Cyclone 等。 XILINX 是 FPGA 的發(fā)明者，老牌 FPGA 公司，是最大可編程邏輯器件供應(yīng)商之一。 全球 PLD/FPGA 產(chǎn)品 60%以上是由 Altera 和 Xilinx 提供的。 99 年收購 Vantis（原 AMD 子公司） ,成為第三大可編程邏輯器件供應(yīng)商。綜合考慮設(shè)計(jì)、仿真和調(diào)試的全過程，在此主要考慮選用 Altera 公司的 FLEX10K 系列的 FPGA 芯片。 本設(shè)計(jì)中采用 Altera公司的 FLEX10K系列芯片 EPF10K10LC844，作為實(shí)現(xiàn) DDS的 FPGA 芯片。 圖 31 直接數(shù)字頻率合成器原理框圖 相位累加器由 N 位加法器與Ｎ位累加寄存器 級聯(lián) 構(gòu)成。 用相位累 加器輸 出的 數(shù) 據(jù)作 為波形內(nèi) 存（ ROM）的相位取 樣 地址， 這樣 就可把存 儲(chǔ) 在波形 內(nèi) 存 內(nèi) 的波形抽 樣 值 （二 進(jìn) 制 編碼 ） 經(jīng) 查找表查出，完成相位到幅值 轉(zhuǎn)換 。 fs K Fo 相位累加器 低通濾波器 D/A 轉(zhuǎn)換器 波形存儲(chǔ) 器 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 10 圖 32 相位累加器原理框圖 由此可以看出，相位累加器在 每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位。如果設(shè)定累加器的初始相位，則可以對輸出信 號進(jìn)行相位控制。這樣按照公式計(jì)算則頻率分辨率為 Δf=Fclk/232=100M/232=，完全可以滿足系統(tǒng) 100Hz 步進(jìn)的 要求。 正弦波發(fā)生模塊原理 框 圖如 圖 33 所示 。調(diào)制波與一個(gè)常數(shù)（最大頻偏）相乘，得到的結(jié)果再與載波的頻率控制字相加， 所得到的信號即為調(diào)頻控制字，用此信號作為 ROM 的地址碼去查表，經(jīng)過DA 以后得到的就是調(diào)頻波。 這樣做不僅節(jié)省了FPGA 內(nèi)部資源，同時(shí)簡化了設(shè) 計(jì)的復(fù)雜度。 正弦波發(fā)生 模塊的實(shí)現(xiàn) 頻率合成器方案 ： 頻率合成是指對一個(gè)標(biāo)準(zhǔn)信號頻率經(jīng)過一系列算術(shù)運(yùn)算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離 散頻率的技術(shù) [5]?？删幊踢壿嬈骷云渌俣雀摺⒁?guī)模大、可編程，以及有強(qiáng)大 EDA 軟件支持等特性，十分適合實(shí)現(xiàn) DDS 技術(shù) [7]。在時(shí)鐘脈沖 fc的控制下，對輸入頻率控制字 K 進(jìn)行累加，累加滿量時(shí)產(chǎn)生溢出。 系 統(tǒng) 控 制 電 路輸入寄存器算術(shù)運(yùn)算電路低 位 累 加 器加法器算術(shù)運(yùn)算電路ROM輸出控制高 位 累 加 器頻 率 調(diào)協(xié) 字 輸 入相 位 控 制 字進(jìn)位信號頻 率 控 制 字控 制 信 號基 準(zhǔn) 時(shí) 鐘輸 出相 位 累 加 器相 位 / 幅 度 轉(zhuǎn) 換 電 路 圖 37 FPGA實(shí)現(xiàn)的 DDS 原理框圖 雖然有的專用 DDS 芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。根據(jù)設(shè)計(jì)的具體要求，還設(shè)計(jì)了一個(gè)系統(tǒng)控制電路，這一電路可靈活設(shè)計(jì)，以突出 FPGA 的優(yōu)點(diǎn)所在。然而由于進(jìn)位鏈必須位于臨近的 LAB（邏輯陣列塊）和 LE（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢必會(huì)減少其它邏輯使用的布線資源，同時(shí)過長的進(jìn)位鏈也會(huì)制約整個(gè)系統(tǒng)速度的提高。設(shè)計(jì)中整個(gè)系統(tǒng)只加入了一級流水線來提高速度。 相位 /幅度轉(zhuǎn)換電路 相位 /幅度轉(zhuǎn)換電路是 DDS 電路中的另一個(gè)關(guān)鍵部分。相位 /幅度轉(zhuǎn)換電路中的主要問題在于 ROM 的大小。 本 設(shè)計(jì)主要由 FPGA 與 DA 轉(zhuǎn)換芯片的接口電路 、低通濾波電路、外擴(kuò)的鍵盤控制電 路以及數(shù)碼管顯示電路組成。本設(shè)計(jì)能產(chǎn)生正弦波、鋸齒波、三角波和方波。 D/A 轉(zhuǎn)換器由 8 位輸入鎖存器、 8 位 DAC 寄存器、 8 位 D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。 IOUT1：電流輸出端 1，其值隨 DAC 寄存器的內(nèi)容線性變化； IOUT2：電流輸出端 2，其值與 IOUT1 值之和為一常數(shù)； Rfb：反饋信號輸入線，改變 Rfb 端外接電阻值可調(diào)整轉(zhuǎn)換滿量程精度； VCC：電源輸入端， Vcc 的范圍為 +5V～ +15V； VREF：基準(zhǔn)電壓輸入線， VREF 的范圍為 10V～ +10V； AGND：模擬信號地 DGND：數(shù)字信號地 DAC0832 的工作方式：根據(jù)對 DAC0832 的數(shù)據(jù)鎖存器和 DAC 寄存器的不同的控制方式， DAC0832 有三種工作方式：直通方式、單緩沖方式和雙緩沖方式。原 理框圖 和管腳圖如 圖 43 所示 圖 43 DAC0832 原 理圖 和管腳圖 圖 43 中， 運(yùn) 算放大器 A2 的作用是把 運(yùn) 算放大器 A1 的 單 向 輸 出 電壓轉(zhuǎn)換 成 雙向 輸 出 電壓 。正弦波的輸出頻率小于 262kHz，為保證 262kHz 頻帶內(nèi)輸出幅度平坦，又要盡可能抑制諧波和高頻噪聲，綜合考慮取 R1=1k,R2=1k,C1=100pF,C=100pF 運(yùn)放選用寬帶運(yùn)放 LF351，用 Electronics Workbench 分析表明 :截止頻率約為1MHz,262KHz 以內(nèi)幅度平坦。 在鍵入數(shù)據(jù)時(shí)采用移位的方式逐個(gè)顯示鍵入數(shù)值，輸入完畢后其數(shù)據(jù)和單位一并顯示；八位數(shù)碼管，前 6 位用來顯示 0～ 6 位數(shù)據(jù)，最后 2 位用以顯示頻率單位 HZ。具體實(shí)現(xiàn)方法：采用 44 編碼鍵盤，由 FPGA 對其行線賦初值 ‘1000’，基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 21 將其高電平 ‘1’循環(huán)賦給行線。 S1SWPBS2SWPBS3SWPBS4SWPBS5SWPBS6SWPBS7SWPBS8SWPBS9SWPBS10SWPBS11SWPBS12SWPBS13SWPBS14SWPBS15SWPBS16SWPB1KR21KR31KR11KR4sw1sw2sw3sw4sw5 sw6 sw7 sw8 圖 46 4*4 鍵盤接口電路 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 22 5 系統(tǒng)的計(jì)算與仿真 MAX+plusⅡ軟件介紹 MAX+PLUSⅡ 的全稱是 Multipe Array Matrix and Programmable Logic User System（多陣列矩陣及可編程邏輯用戶系統(tǒng)），它提供了與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，支持 FLEX、 MAX 及 Classic 系統(tǒng)器件。 (1) 輸入設(shè)計(jì)項(xiàng)目。首先，根 據(jù)設(shè)計(jì)項(xiàng)目要求設(shè)定編譯參數(shù)和編譯策略。功能仿真是在不考慮器件延時(shí)的理想情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱為前仿真。用 MAX+PLUSⅡ 編程器通過 Altera 編程硬件或其它工業(yè)標(biāo)準(zhǔn)編程器，將經(jīng)過仿真確認(rèn)后的編程目標(biāo)文件便如所選定的 Altera 可編程邏輯器件中，然后加入實(shí)際激勵(lì)信號，測試是否達(dá)到設(shè)計(jì)要求。通過 MAX+plusⅡ編譯器完成，可檢查項(xiàng)目是否有錯(cuò)，并對項(xiàng)目進(jìn)行邏輯綜合，然后配置到一個(gè) ALTERA 器件中，同時(shí)產(chǎn)生報(bào)告文件、編程文件和用于時(shí)間仿真的輸出文件 [19]。將 BΔθ表示為頻率控制字 K， 則輸出信號波形的頻率表示式為： Nlkcff 20 ? K=20K （ ） NMlkco ff 2 2m ax ?? （ ） 式中 K 為頻率控制字 ， N 為累加器位數(shù)， M 為相位增量寄存器位數(shù)。由抽樣定理，最高輸出頻率不 得大于 clkf /2，而據(jù)實(shí)驗(yàn)所得，實(shí)際工作頻率小于 clkf /3 時(shí)較為合適。即 K2 =（ θ 2A ） /360176。的要求，則 A 應(yīng)為 9，此時(shí)相位分辨率為 176。 系統(tǒng)仿真 用 MAX+plusⅡ 設(shè)計(jì) DDS 系統(tǒng)數(shù) 字部分最簡單的方法是采用原理圖輸入。為了進(jìn)一步優(yōu)化速度的設(shè)計(jì)，可以選擇菜單 Assignal 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 25 Global Project Logic Synthesis 的選項(xiàng) Optimize 10(速度 )，并設(shè)定 Global Project Logic Synthesis Style 為 FAST，經(jīng)寄存器性能分析最高頻率達(dá)到 100MHZ 以上。 主要是通過單片機(jī)來進(jìn)行系統(tǒng)控制，通過 FPGA 的編程來完成調(diào)幅調(diào)頻的工作， 再通過低通濾波模塊， 從而達(dá)到精密信號發(fā)生器的效果 .此外，由于設(shè) 計(jì)電路時(shí)使用了可編程邏輯器件，所以可以進(jìn)一步擴(kuò)展性能