【正文】 數(shù)模轉換器件模數(shù)轉換器件鼠標接口P S / 2 接口單片機接口器件S1在線下載接口接口電路切換座模塊配置/下載在系統(tǒng)電位器VR1顯示控制器件 2顯示控制器件 1檢測電源在線下載通訊接口電路接口模擬接口模式配置鍵系統(tǒng)復位鍵B鍵A5V ,+/12V3.3V, 2.5V1.8V電壓源模塊S W G 9模式指示C O N 1B2適配座目標芯片J3B在線下載口目標板插座 1目標板插座 2 C O N 221CPLD/FPGA目標芯片EDA實驗開發(fā)數(shù)碼5數(shù)碼4數(shù)碼3數(shù)碼2D5D4D3D2鍵8鍵1頻率計時鐘頻率選擇JP1AJP1BJP1C中頻組 高頻組低頻組C l o ck0U A R T 接口時鐘發(fā)生電路接口電路視頻接口電路RS232B8B4B3VGAV G A視頻接口R S 2 3 2J8C38揚聲器50M 晶振ASICKONXIND/A信號輸出A/D信號輸入A/D信號輸入J2AOUTAIN1AIN0JP2D9D10D11D12D16D15D14D13鍵2鍵3鍵4鍵7鍵6鍵5B y t e B l a st e r M VB y t e B l a st e r散熱器數(shù)碼8數(shù)碼7數(shù)碼6數(shù)碼1F U S EK1電源開關D8D7D6D1 附圖 11A GW48CK 實驗開發(fā)系統(tǒng)的板面結構圖 5 世界上最大的六家 FPGA/CPLD 廠商幾乎所有 CPLD、 FPGA 和所有 ispPAC 等模擬 EDA 器件 。這些結構如第二節(jié)的 13 張實驗電路結構圖所示。因而，從物理結構上看，實驗板的電路結構是固定的，但其內部的信息流在主控器的控制下，電路結構將發(fā)生變化。 i:跳線座“ SPS” 默認向下短路（ PIO48）；右側開關默認向下（ TO MCU）。 e： 對工作電源為 5V 的 CPLD（如 1032E/1048C、 95108 或 7128S 等）下載時。 EDA 技術實驗講義 （含 GW48 系列實驗開發(fā)系統(tǒng)詳細使用說明） 杭州康芯電子有限公司 2 目 錄 第一章 GW48 EDA 系統(tǒng)使用說明 第一節(jié) GW48 教學實驗系統(tǒng)原理與使用介紹 第二節(jié) 實驗電路結構圖 第三節(jié) GW48CK/GK EDA 系統(tǒng)和 GWDVPB 應用板 第二章 GWAK30+/50+適配板使用說明 第三章 GW48 系統(tǒng)專用配套之 GWDVPB 電子設計應用板使用說明 第四章 FPGA/CPLD 結構 第五章 原理圖輸入設計方法 第六章 VHDL 設計初步 第一節(jié) 2 選 1 多路選擇器的 VHDL 描述 第二節(jié) 寄存器描述及其 VHDL 語言現(xiàn)象 第三節(jié) VHDL 文本輸入設計方法初步 【實驗 1】 1 位全加器 VHDL 文本輸入設計 【實驗 2】 2 選 1 多路選擇器 VHDL 設計 【實驗 3】 8 位硬件加法器 VHDL 設計 【實驗 4】 含異步清 0 和同步時鐘使能的 4 位加法計數(shù)器 【 實驗 5】 7 段數(shù)碼顯示譯碼器設計 【 實驗 6】 數(shù)控分頻器的設計 【 實驗 7】 用狀態(tài)機實 現(xiàn)序列檢測器的設計 【實驗 8】 用狀態(tài)機對 ADC0809 的采樣控制電路實現(xiàn) 【實驗 9】 波形發(fā)生與掃頻信號發(fā)生器電路設計 第七章 GWCNF 型 FPGA 掉電保護配置器應用 第八章 GW48PK 系統(tǒng) LCD 液晶屏使用方法 杭州康芯電子有限公司： 電話： 057188212487； EMail： 3 第一章 GW48 SOC/EDA 系統(tǒng)使用說明 第一節(jié) GW48 教學實驗系統(tǒng)原理與使用介紹 一、 GW48 系統(tǒng) 使用注意事項 a： 閑置不用 GW48 EDA/SOC 系統(tǒng)時，關閉電源，拔下電源插頭！?。? b： EDA 軟件安裝方法可參見光盤中相應目錄中的中文 ； 詳細使用方法可參閱本書或《 EDA 技術實用教程》、或《 VHDL 實用教程》中的相關章節(jié)。其它接口都可帶電插拔（當適配板上的 10 芯座處于左上角時，為正確位置）。 h:主板左側 3 個開關默認向下，但靠右的開關必須打向上（ DLOAD），才能下載。即可通過控制接口鍵 SW9，使之改變連接方式以適應不同的實驗需要。 以下是對 GW48 系統(tǒng)主板功能塊的注釋，但請注意，有的功能塊僅 GW48GK 獲 GW48PK 系統(tǒng)存在： （ 1） SW9 ：按動該鍵能使實驗板產生 12 種不同的實驗電路結構。對于不同 附圖 11B、 GW48GK/PK 系統(tǒng)目標板插座引腳信號圖 附表 11 在線編程坐各引腳與不同 PLD 公司器件編程下載接口說明 PLD 公司 LATTICE ALTERA/ATMEL XILINX VANTIS 編程座 引腳 IspLSI CPLD FPGA CPLD FPGA CPLD TCK (1) SCLK TCK DCLK TCK CCLK TCK TDO (3) MODE TDO CONF_DONE TDO DONE TMS TMS (5) ISPEN TMS nCONFIG TMS /PROGRAM ENABLE nSTA (7) SDO nSTATUS TDO TDI (9) SDI TDI DATA0 TDI DIN TDI SEL0 GND VCC* VCC* GND GND VCC* SEL1 GND VCC* VCC* VCC* VCC* GND 4 的目標芯片可配不同的適配座。為了避免由于需要更新設計程序和編程下載而反復插拔目標芯片適配座， GW48 系統(tǒng)設置了一對在線編程 下載接口座： J3A和 J3B。 (4)混合工作電壓使用 ：對于低壓 FPGA/CPLD 目標器件，在 GW48 系 統(tǒng)上的設計方法與使用方法完全與 5V 器件一致，只是要對主板的跳線作一選擇（對 GW48GK/PK系統(tǒng)不用跳線）： JVCC/VS2： 跳線 JVCC（ GW48—GK/PK 型標為“ VS2”） 對芯片 I/O 電壓 (VCCIO)或 5V（ VCC）作選擇，對 5V 器件，必須選“ ”。編程電路模塊能自動識別不同的CPLD/FPGA 芯片，并作出相應的下載適配操作。 （ 9） 數(shù)碼管 9~14/發(fā)光管 D17~D22 ：不受“多任務重配置”電路控制 （僅 GW48—GK/PK 型含此發(fā)光管） ，它們的連線形式和使用方法參考“實驗電路結構 ”。 JP1B 分三個頻率源組，即如系統(tǒng)板所示的“高頻組”、“中頻組”和“低頻組”。也就是說，通過 JP1A/B 的組合頻率選擇，最多只能提供三個時鐘頻率。 （ 12） PS/2 接口： 通過此接口，可以將 PC 機的鍵盤和 /或鼠標與 GW48 系統(tǒng)的目標芯片相連，從而完成 PS/2 通信與控制方面的接口實驗， GW48GK/PK 含另一 PS/2 接口，參見實驗電路結構 。于是通過此開關可以進行不同的通信實驗，詳細連接方式可參見附圖 213。當目標板上 FPGA/CPLD 器件需要直接與 PC 機進行串行通訊時，可參見附圖 213，和實驗電路結構圖 ，將實驗板右側的開關向上打“ TO FPGA”，從而使目標芯片的 PIO31 和 PIO30 與 RS232 口相接，即使 RS232 的通信接口直接與目標器件 FPGA 的 PIO30/PIO31相接。當使能撥碼開關 8：“濾波 1”時， D/A 的模擬輸出將獲得不同程度的濾波效果 。此項實驗首先需參閱第二節(jié)的“實驗電路結構 ”有關 0809 與目標芯片的接口方式，同時了解系統(tǒng)板上的接插方法以及有關 0809 工作時序和引腳信號功能方面的資料。 （ 18） VR1/“ AIN1” ： VR1 電位器，通過它可以產生 0V~+5V 幅度可調的電壓。若與 D/A 電路相結合，可以將目標器件設計成逐次比較型 A/D 變換器的控制器件參考“實驗電路結構 ”。當需要對實驗板上的目標芯片下載時必須將開關向上打（即“ DLOAD”）；而當向下打（ LOCK）時，將關閉下載口，這時可以將下載并行線 拔下而作它用（這時已經下載進 FPGA 的文件不會由于下載口線的電平變動而丟失）；例如拔下的 25 芯下載線可以與 GWAK30+適配板上的并行接口相接，以完成類似邏輯分析儀方面的實驗。短接“ PIO48”時，信號 PIO48 可用，如 實驗電路結構圖 中的 PIO48。 （ 24） 撥碼開關 ：撥碼開關的詳細用法可參考實驗電路結構 圖和附圖 213。 (27)使用舉例： 若通過鍵 SW9 選中了“實驗電路結構圖 ”，這時的 GW48 系統(tǒng)板所具有的接口方式變?yōu)椋?FPGA/CPLD 端口 PI/O31~2 27~2 23~20 和 19~16 ，共 4 組 4 位二進制 I/O 端口分別通過一個全譯碼型的 7 段譯碼器輸向系統(tǒng)板的 7 段數(shù)碼顯示器。每按一次鍵將遞增 1，其序列為 1， 2， … 9， A， … F。例如，若所標輸入的口線為 PIO19~16，表示 PIO19 接 D、 18 接 C、 17 接 B、 16 接 A。 (4）直接與 7 段數(shù)碼管相連的連接方式的設置是為了便于對 7 段顯示譯碼器的設計學習。 （ 6）附圖 21e 是琴鍵式信號發(fā)生器，當按下鍵時，輸出為高電平，對應的發(fā)光管發(fā)亮；當松開鍵時，輸出為高電平，此鍵的功能可用于手動控制脈沖的寬度。一方面這四位碼輸入 附圖 21 實驗電路信號資源符號圖 8 目標芯片的 PIO11~PIO8和 PIO15~PIO12，另一方面，可以觀察發(fā)光管 D1至 D8 來了解輸入的數(shù)值。目標芯片的時時鐘輸入未在圖上標出，也需查閱第 3節(jié)的引腳對照表。 (2)結構圖 ： 適用于作加法器、減法器、比較器或乘法器等。也可以產生時間長度可控的單次脈沖。 (6)結構圖 ： 此電路結構比較復雜，有較強的功能，主要用于目標器件與外界電路的接口設計實驗。此電路結構可完成許多常規(guī)的實驗項目。注意， RAM/ROM 的使能由撥碼開關“ 1”控制。 4． PS/2 鍵盤接口。 在圖左側中。 6． D/A 轉換接口。有關 FPGA/CPLD 與 0832 接口方面的實驗示例在本實驗講義中已經給出（實驗 16）。以便用目標器件接收 311 的輸出信號。 9． RS232 通信接口。這時如果希望將 RAM/ROM 中的數(shù)據(jù)輸入 D/A 器件中，可設定目標器件的 PIO2 22 2 2 2 31 端口為高阻態(tài)；而如果希望用目標器件 FPGA 直接控制 D/A 器 件，可通過撥碼開關禁止 RAM/ROM 數(shù)據(jù)口。 (7)結構圖 ： 此電路與 相似，但增加了兩個 4 位 2 進制數(shù)發(fā)生器，數(shù)值分別輸入目標芯片的 PIO7~PIO4 和 PIO3~PIO0。 (9） 結構圖 ： 此電路適用于作并進 /串出或串進 /并出等工作方式的寄存器、序列檢測器、密碼鎖等邏輯設計。 測頻輸入端為系統(tǒng)板右下側的插座。這樣以來 ，在每一電路模式中就能比原來實現(xiàn)更多的實驗項目。原來的鍵 1 至鍵 8 是由“多任務重配置”電路結構控制的，所以鍵的輸入信號沒有抖動問題，不需要在目標芯片的電路設計中加入消抖動電路，這樣，能簡化設計，迅速入門。 3． I 平方 C 串行總線存儲器 件接口 。 5． 掃描顯示電路。附表 12 僅適用于 GW48GK/PK 系 統(tǒng)： 7 發(fā)光管插線接