word版可編輯-數(shù)字信號(hào)傳輸特性測試報(bào)告電子設(shè)計(jì)大賽精心整理-預(yù)覽頁
【正文】 間的不同連接, FPGA 的這種結(jié)構(gòu)允許多次編程。 方案論述 兩個(gè)CPLD分別產(chǎn)生待傳輸?shù)臄?shù)字信號(hào)和偽隨機(jī)信號(hào)。將同步信號(hào)與原傳輸后信號(hào)分別送入示波器的x軸與y軸，在示波器上可得到數(shù)字信號(hào)的信號(hào)眼圖。 圖3 三階巴特沃斯濾波器 其中，取 ，, 電路為一階與二階有源濾波器的級(jí)聯(lián)。對于二階濾波器：圖4 反饋移位寄存器的邏輯功能圖利用反饋移位寄存器產(chǎn)生0 ,1 序列. f ( x0 , x1 , ?, xn 1 ) 相應(yīng)的反饋移位寄存器是線性的 。位同步鎖相法的基本原理是：在接收端利用相位比較器比較接收碼元和本地產(chǎn)生的位同步信號(hào)的相位，若兩者相位不一致(超前或滯后)，相位比較器則會(huì)產(chǎn)生超前或滯后的誤差信號(hào)去調(diào)整位同步信號(hào)的相位，反復(fù)調(diào)整，直至獲得準(zhǔn)確的位同步信號(hào)為止．原理圖如下圖． 圖5 數(shù)字鎖相法位同步提取的原理圖數(shù)字鎖相法提取位同步電路原理圖如上。每觸發(fā)一次，眼圖上增加了一個(gè)UI，即每觸發(fā)一次眼圖上只增加了一個(gè)比特位。偽隨機(jī)信號(hào)經(jīng)過比例放大器后再經(jīng)低通濾波，再和數(shù)字信號(hào)一起送入相加器。 低通濾波電路設(shè)計(jì)為了得到較好指標(biāo)，電路選用三階有源濾波器，電路衰減大于40db。邏輯功能圖如下： 圖 11 反饋移位系統(tǒng)的邏輯功能圖 m 序列移位寄存器結(jié)構(gòu)中前向通道采用n 級(jí)D 觸發(fā)器串級(jí)聯(lián)接,反饋通道中是某幾個(gè)D 觸發(fā)器輸出端的異或運(yùn)算,異或運(yùn)算的結(jié)果送給最左端D 觸發(fā)器,從最右端D 觸發(fā)器輸出m 序列。數(shù)字信號(hào)分析電路基于FPGA 的位同步系統(tǒng)框圖如圖2 所示，分頻寄存器實(shí)現(xiàn)相位比較器、控制器功能，根據(jù)相位比較器輸出結(jié)果控制分頻值大小，通過不斷修改可變模分頻器的分頻值，在功能上實(shí)現(xiàn)脈沖的扣除或添加。調(diào)試結(jié)果無誤后，將各電路連接，總體測試。當(dāng)軟件設(shè)計(jì)完成后，在計(jì)算機(jī)上仿真，確認(rèn)無誤后，將軟件燒進(jìn)可編程硬件。測試儀器：高精度的數(shù)字毫伏表，模擬示波器，數(shù)字示波器，數(shù)字萬用表，指針式萬用表。 同步信號(hào)提取仿真結(jié)果：在計(jì)算機(jī)上，為便于觀察，設(shè)置仿真參數(shù)為：本地高頻時(shí)鐘周期設(shè)為200ns，信碼碼元寬度為1ms，信碼起始位置任意，仿真時(shí)間100ms，電路的仿真波形結(jié)果如圖所示：其中：en——位同步使能控制；data_in——輸入信碼；clk——本地高頻時(shí)鐘；bs_out——同步檢
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