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word版可編輯-數(shù)字信號(hào)傳輸特性測(cè)試報(bào)告電子設(shè)計(jì)大賽精心整理-wenkub

2023-04-11 23:46:05 本頁(yè)面
 

【正文】 m序列數(shù)字信號(hào) 在作品中,主要是應(yīng)用CPLD技術(shù)產(chǎn)生m序列。:二階低通濾波器的通帶增益; 傳遞函數(shù): 2 系統(tǒng)理論分析與計(jì)算 低通濾波器設(shè)計(jì) 根據(jù)要求,我們選擇有源低通濾波電路。偽隨機(jī)信號(hào)經(jīng)過(guò)比例放大器后再經(jīng)低通濾波,再和數(shù)字信號(hào)一起送入相加器。該方法充分發(fā)揮了線性反饋移位寄存器結(jié)構(gòu)簡(jiǎn)單、速度快的特點(diǎn),與傳統(tǒng)的由TTL 或CMOS 定制門電路構(gòu)成的偽隨機(jī)序列發(fā)生器相比,具有體積小、功耗小、無(wú)干擾噪聲、可靠性高等優(yōu)點(diǎn)。方案三:基于FPGA與CPLD的電路設(shè)計(jì) 應(yīng)用移位寄存器理論從序列的本原多項(xiàng)式出發(fā),獲得產(chǎn)生該序列的移位寄存器反饋邏輯式,結(jié)合FPGA 芯片結(jié)構(gòu)特點(diǎn),在序列算法實(shí)現(xiàn)中采用元件例化語(yǔ)句,算法運(yùn)用VHDL 語(yǔ)言編程,可在FPGA或CPLD硬件平臺(tái)上得到偽隨機(jī)信號(hào)。這就是生成任意長(zhǎng)度偽隨序列方法的核心。結(jié)合DSP芯片的運(yùn)算結(jié)構(gòu),設(shè)計(jì)出一種利用尋址遞減長(zhǎng)度序列,可以設(shè)計(jì)產(chǎn)生具有遍歷性的任意長(zhǎng)度偽隨機(jī)序列的方法,從而解決傳統(tǒng)方法中出現(xiàn)的問題。但由于信號(hào)頻率較高,單片機(jī)依舊會(huì)在速度上出現(xiàn)缺陷。原理框圖如下: 單片機(jī) I/O口并行輸入 圖1 基于單片機(jī)的隨機(jī)信號(hào)發(fā)生電路 74164是一款8位移位寄存器,串行輸入并行輸出。用三階巴特沃斯濾波器模擬傳輸信道,器帶外衰減大于40dB/十倍頻程,且通帶增益可調(diào),能較好地模擬傳輸信道。簡(jiǎn)易數(shù)字信號(hào)傳輸性能分析儀論文摘要:本系統(tǒng)是基于FPGA和CPLD為平臺(tái)設(shè)計(jì)而成的簡(jiǎn)易數(shù)字信號(hào)傳輸性能分析儀。并以FPGA為硬件平臺(tái),設(shè)計(jì)數(shù)字信號(hào)分析電路。單片機(jī)根據(jù)本原多項(xiàng)式f(x),在時(shí)鐘輸入的同時(shí),從8 級(jí)移位寄存器的第n 級(jí)和第k 級(jí)取出信號(hào),進(jìn)行模2 相加后,反饋至第1 級(jí),當(dāng)輸入移位時(shí)鐘脈沖后,在移位寄存器各級(jí)的輸出端Q ,得到2 n 1 位偽隨機(jī)信號(hào)。而且電路也會(huì)顯得繁瑣。在序列長(zhǎng)度M ≠2n 的時(shí)候, 生成序列中的數(shù)都M 并且會(huì)以M 的周期出現(xiàn)循環(huán)。 以DSP 芯片可以產(chǎn)生具有遍歷性的任意長(zhǎng)度偽隨機(jī)序列。 并行輸入 圖2 反饋移位寄存器的邏輯功能圖FPGA的最終邏輯功能是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)器單元加載配置數(shù)據(jù)來(lái)實(shí)現(xiàn)的。綜合以上論述,選擇方案三。相加所得信號(hào)在數(shù)字信號(hào)分析電路中,提取得到其同步信號(hào)。由于確保阻帶衰減大于40dB/十倍頻程,選擇階數(shù)在二階以上,取n=3。其中 :截止頻率,它是二階低通濾
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