word版可編輯-數(shù)字信號傳輸特性測試報告電子設計大賽精心整理-wenkub
2023-04-11 23:46:05 本頁面
【正文】 m序列數(shù)字信號 在作品中，主要是應用CPLD技術(shù)產(chǎn)生m序列。：二階低通濾波器的通帶增益； 傳遞函數(shù)： 2 系統(tǒng)理論分析與計算 低通濾波器設計 根據(jù)要求，我們選擇有源低通濾波電路。偽隨機信號經(jīng)過比例放大器后再經(jīng)低通濾波，再和數(shù)字信號一起送入相加器。該方法充分發(fā)揮了線性反饋移位寄存器結(jié)構(gòu)簡單、速度快的特點,與傳統(tǒng)的由TTL 或CMOS 定制門電路構(gòu)成的偽隨機序列發(fā)生器相比,具有體積小、功耗小、無干擾噪聲、可靠性高等優(yōu)點。方案三：基于FPGA與CPLD的電路設計 應用移位寄存器理論從序列的本原多項式出發(fā),獲得產(chǎn)生該序列的移位寄存器反饋邏輯式,結(jié)合FPGA 芯片結(jié)構(gòu)特點,在序列算法實現(xiàn)中采用元件例化語句,算法運用VHDL 語言編程,可在FPGA或CPLD硬件平臺上得到偽隨機信號。這就是生成任意長度偽隨序列方法的核心。結(jié)合DSP芯片的運算結(jié)構(gòu)，設計出一種利用尋址遞減長度序列，可以設計產(chǎn)生具有遍歷性的任意長度偽隨機序列的方法，從而解決傳統(tǒng)方法中出現(xiàn)的問題。但由于信號頻率較高，單片機依舊會在速度上出現(xiàn)缺陷。原理框圖如下： 單片機 I/O口并行輸入 圖1 基于單片機的隨機信號發(fā)生電路 74164是一款8位移位寄存器,串行輸入并行輸出。用三階巴特沃斯濾波器模擬傳輸信道，器帶外衰減大于40dB/十倍頻程，且通帶增益可調(diào)，能較好地模擬傳輸信道。簡易數(shù)字信號傳輸性能分析儀論文摘要：本系統(tǒng)是基于FPGA和CPLD為平臺設計而成的簡易數(shù)字信號傳輸性能分析儀。并以FPGA為硬件平臺，設計數(shù)字信號分析電路。單片機根據(jù)本原多項式f（x），在時鐘輸入的同時，從8 級移位寄存器的第n 級和第k 級取出信號,進行模2 相加后,反饋至第1 級,當輸入移位時鐘脈沖后,在移位寄存器各級的輸出端Q ,得到2 n 1 位偽隨機信號。而且電路也會顯得繁瑣。在序列長度M ≠2n 的時候， 生成序列中的數(shù)都M 并且會以M 的周期出現(xiàn)循環(huán)。 以DSP 芯片可以產(chǎn)生具有遍歷性的任意長度偽隨機序列。 并行輸入 圖2 反饋移位寄存器的邏輯功能圖FPGA的最終邏輯功能是通過向內(nèi)部靜態(tài)存儲器單元加載配置數(shù)據(jù)來實現(xiàn)的。綜合以上論述，選擇方案三。相加所得信號在數(shù)字信號分析電路中，提取得到其同步信號。由于確保阻帶衰減大于40dB/十倍頻程，選擇階數(shù)在二階以上，取n=3。其中 ：截止頻率，它是二階低通濾
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