eda課程設(shè)計(jì)---簡(jiǎn)易計(jì)算器設(shè)計(jì)-預(yù)覽頁(yè)
【正文】 EDA技術(shù) 課程設(shè)計(jì)任務(wù)書一、設(shè)計(jì)題目、內(nèi)容及要求 設(shè)計(jì)題目：簡(jiǎn)易計(jì)算器設(shè)計(jì)內(nèi)容及要求：（1）基本設(shè)計(jì)內(nèi)容1：設(shè)計(jì)簡(jiǎn)易通用型計(jì)算器，完成對(duì)數(shù)據(jù)通路的架構(gòu)，控制模塊和運(yùn)算器模塊的設(shè)計(jì)，可進(jìn)行加減乘除的基本運(yùn)算。二、設(shè)計(jì)原始資料 QuartusⅡ軟件；EDA實(shí)驗(yàn)箱；計(jì)算機(jī)一臺(tái)；三、要求的設(shè)計(jì)成果（課程設(shè)計(jì)說(shuō)明書、設(shè)計(jì)實(shí)物、圖紙等）課程設(shè)計(jì)說(shuō)明書1份，不少于2000字，應(yīng)包含設(shè)計(jì)原理分析、相關(guān)軟件介紹、仿真波形分析，實(shí)驗(yàn)箱下載驗(yàn)證等。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所FPGA可以完成所需要的邏輯功能。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。Verilog是電氣電子工程師學(xué)會(huì)（IEEE）標(biāo)準(zhǔn)之一。在美國(guó)大約有10萬(wàn)設(shè)計(jì)人員、同為電氣電子工程師學(xué)會(huì)標(biāo)準(zhǔn)的硬件描述語(yǔ)言，有著各自的特點(diǎn)。另外，由于Verilog與C語(yǔ)言在語(yǔ)法上有相似之處，因此具有C語(yǔ)言基礎(chǔ)的設(shè)計(jì)人員更容易掌握它，而VHDL設(shè)計(jì)人員需要具有Ada語(yǔ)言編程基礎(chǔ)，并且學(xué)習(xí)周期比Verilog更長(zhǎng)。同時(shí)加強(qiáng)對(duì)Quartus II的熟練操作，鍛煉自己獨(dú)立編寫代碼的能力與技巧，學(xué)會(huì)自我調(diào)試。當(dāng)沒(méi)有輸入時(shí)狀態(tài)s2繼續(xù)保持，如果繼續(xù)有操作符或者操作碼輸入時(shí)，op1_add=0，并由此進(jìn)入狀態(tài)s0.在s0狀態(tài)下如果輸入的是操作符+、—、*、/、=,狀態(tài)進(jìn)入s3則狀態(tài)機(jī)FSM會(huì)把數(shù)據(jù)同時(shí)寫入到op1和op2，即oprand=sc,op1_load=1,op2_load=1,而此時(shí)轉(zhuǎn)入下一狀態(tài)s4，該過(guò)程中op1和op2不再接受數(shù)據(jù)，即op1_add=0,op2_load=,，當(dāng)再次有數(shù)字輸入時(shí)op1清零，進(jìn)入狀態(tài)s6。它由與門和或門組成，主要負(fù)責(zé)所有數(shù)學(xué)與邏輯功能。比如進(jìn)行12+34=46的操作運(yùn)算，輸入的1首先寄存到op1中，實(shí)際上op1中初始值為0，op1進(jìn)行的是*10+sc的運(yùn)算，接著輸入2,1*10+2=12，當(dāng)按下操作符+時(shí)，opop2同時(shí)被賦予值12，接著輸入3，op1此時(shí)先被清零，接著接受來(lái)自filter的輸入3，實(shí)際上它再次完成了*10+sc的運(yùn)算，輸入4后它運(yùn)行3*10+4的運(yùn)算，于是op1此時(shí)存入了34，當(dāng)我們?cè)俅伟聪?,運(yùn)算結(jié)果46就被同時(shí)寫入到了op,圖27所示。圖28全模塊連接圖3電路仿真 II的簡(jiǎn)介Quartus II 是Altera公司的綜合性PLD/FPGA開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。 經(jīng)過(guò)改進(jìn)的視頻和圖像處理(VIP)套裝以及視頻接口IP——通過(guò)具有邊緣自適應(yīng)算法的Scaler II MegaCore功能以及新的AvalonStreaming (AvalonST)視頻監(jiān)視和跟蹤系統(tǒng)IP內(nèi)核，簡(jiǎn)化了視頻處理應(yīng)用的開(kāi)發(fā)。Quartus II的建立原理圖頁(yè)面如圖33所示。圖36 總體電路圖最后的仿真波形如圖38所示。后面的課設(shè)，大家都在課余時(shí)間里復(fù)習(xí)，在實(shí)驗(yàn)室進(jìn)行編程和應(yīng)用，當(dāng)做出結(jié)果的時(shí)候，感到十分
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