eda課程設(shè)計---簡易計算器設(shè)計(已修改)
2025-01-28 04:59 本頁面
【正文】 唐 山 學(xué) 院 EDA技術(shù) 課 程 設(shè) 計 題 目 簡易計算器設(shè)計 系 (部) 信息工程系 班 級 11通信本1 姓 名 楊明興 學(xué) 號 4110214135 指導(dǎo)教師 申彥春、任麗棉 2013 年 9 月 2 日至 9 月 6 日 共 1 周EDA技術(shù) 課程設(shè)計任務(wù)書一、設(shè)計題目、內(nèi)容及要求 設(shè)計題目：簡易計算器設(shè)計內(nèi)容及要求：（1）基本設(shè)計內(nèi)容1：設(shè)計簡易通用型計算器，完成對數(shù)據(jù)通路的架構(gòu)，控制模塊和運算器模塊的設(shè)計，可進行加減乘除的基本運算。（2）基本設(shè)計內(nèi)容2：加入動態(tài)數(shù)碼管顯示驅(qū)動（3）進階設(shè)計內(nèi)容：對矩陣鍵盤的驅(qū)動，得到矩陣鍵盤的掃描碼和去抖動后的過濾碼（4）進階設(shè)計內(nèi)容：實現(xiàn)二進制轉(zhuǎn)BCD碼模塊的設(shè)計，以顯示十進制運算（5）進階設(shè)計內(nèi)容：實現(xiàn)FSMD的總體架構(gòu)，并對其FSM的設(shè)計。設(shè)計要求：（1）根據(jù)任務(wù)要求確定電路各功能模塊； （2）寫出設(shè)計程序；（3）分析時序仿真結(jié)果； （4）提交設(shè)計總結(jié)。二、設(shè)計原始資料 QuartusⅡ軟件；EDA實驗箱；計算機一臺；三、要求的設(shè)計成果（課程設(shè)計說明書、設(shè)計實物、圖紙等）課程設(shè)計說明書1份，不少于2000字，應(yīng)包含設(shè)計原理分析、相關(guān)軟件介紹、仿真波形分析，實驗箱下載驗證等。四、進程安排周1周3： 查閱資料，上機編寫并調(diào)試設(shè)計程序；周4：整理、撰寫說明書；周5：課程設(shè)計答辯并提交設(shè)計說明書。五、主要參考資料[1].《Verilog HDL入門》.北京航空航天大學(xué)出版社，[2].潘松，黃繼業(yè).《EDA技術(shù)實用教程》（第二版）.科學(xué)出版社，[3].焦素敏.《EDA應(yīng)用技術(shù)》.清華大學(xué)出版社，指導(dǎo)教師（簽名）：教研室主任（簽名）：課程設(shè)計成績評定表出勤情況出勤天數(shù) 缺勤天數(shù)成績評定出勤情況及設(shè)計過程表現(xiàn)（20分）課設(shè)答辯（20分）設(shè)計成果（60分）總成績（100分）提問（答辯）問題情況綜合評定 指導(dǎo)教師簽名： 年 月 日目錄1 引言 12 設(shè)計題目內(nèi)容及要求 3：簡易計算器的設(shè)計 3 3 3 FSM模塊 3 Filter模塊 4 ALU模塊 5 OP模塊 5 6 73電路仿真 8 II的簡介 8 Quartus II功能 8 Quartus II的其他特性 9 Quartus II的操作頁面 9 12 134 設(shè)計總結(jié) 14參考文獻(xiàn) 151 引言FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變，所FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成
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