【正文】 )、邏輯綜合、布線前門(mén)級(jí)仿真、適配 (布局布線 )、時(shí)序仿真 (布線后門(mén)級(jí)仿真 )、時(shí)序分析、器件編程、系統(tǒng)驗(yàn)證一系列流程的處理才能完成 FPGA 芯片的設(shè)計(jì) , 其設(shè)計(jì)流程如下圖 所示。修改后要重新走一遍流程。但在實(shí)際情況中往往把算法級(jí)行為域描述或者 RTL 級(jí)行為域描述都稱(chēng)為行為級(jí)描述。 FPGA 的設(shè)計(jì)流程和相關(guān)概念說(shuō)明如下 : 庫(kù) : 指 FPGA 器件廠家提供的工藝庫(kù)和 EDA 工具提供的標(biāo)準(zhǔn)通用庫(kù) (如 IEEE 庫(kù)等 )。其實(shí) ,在廠家提供的工藝庫(kù)中 ,RAM 模型有行為級(jí)模型、門(mén)級(jí)模型、版圖級(jí)模型等。仿真時(shí)它作為最頂層的文件 ,從而可以觀察 FPGA 的輸出是否正確。一部分在軟件中設(shè)置 ,一部分以約束文件的形式存在。這種系統(tǒng)算法 級(jí)行為域的描述可以盡量使用最簡(jiǎn)潔的語(yǔ)句而不必過(guò)多地考慮其硬件實(shí)現(xiàn)的諸因素 ,所以能較快建立系統(tǒng)行為模型 ,進(jìn)行行為仿真。 EDA 綜合軟件只能將 RTL 級(jí)描述綜合成邏輯電路。這種轉(zhuǎn)化稱(chēng)之為高層次綜合或者行為級(jí)綜合。 (4) 功能 仿真 : 也叫 RTL 級(jí)仿真 , 是指不考慮延時(shí)信息的一種仿真 ,只能驗(yàn)證 RTL 級(jí)的行為描述是否能達(dá)到所要求的功能。仿真的過(guò)程是先對(duì)源代碼進(jìn)行編譯 ,檢查是否有語(yǔ)法錯(cuò)誤。門(mén)級(jí)的結(jié)構(gòu)描述稱(chēng)之為網(wǎng)表。綜合的過(guò)程是 translate (轉(zhuǎn)換 ) + map (映射 ) +optimize (優(yōu)化 )。一般綜合工具能將轉(zhuǎn)換后的結(jié)果顯示為 RTL 級(jí)原理圖 ,也能將網(wǎng)表顯示為門(mén)級(jí)原理圖。 (6) 布線前門(mén)級(jí)仿真 : 是門(mén)級(jí)功能仿真 ,一般不考慮延時(shí)。即對(duì)網(wǎng)表中的每一個(gè)門(mén)級(jí)單元在器件中定位 (布局 ),并使用器件內(nèi)的連線資源按照網(wǎng)表中的連接關(guān)系連接起來(lái)(布線 ) 同時(shí)要滿足引腳分配、時(shí)鐘線的分配等約束條件。根據(jù)適配工具和適配設(shè)置的不同 ,產(chǎn)生的網(wǎng)表文件 2可以具有不同的格式并可以設(shè)置為包含延時(shí)信息 (包括門(mén)延時(shí)和線延時(shí) )。時(shí)序仿真的輸入需要測(cè)試激勵(lì)、工藝庫(kù)門(mén)級(jí)單元模型、網(wǎng)表文 件 2 和反標(biāo)文件。如果仿真結(jié)果不對(duì) , 要從約束、綜合、布局布線、 RTL 級(jí)代碼等環(huán)節(jié)上找原因 , 也可以借助時(shí)序分析工具找原因。下載的過(guò)程就是一個(gè)改寫(xiě)器件內(nèi)邏輯結(jié)構(gòu)的過(guò)程 ,故稱(chēng)之為編程。 CPLD 器件基于 EEPROM 工藝或者 FLA SH 工藝 ,掉電后信息不丟失。也可使用單片機(jī)進(jìn)行配置。 硬件描述語(yǔ)言 VHDL VHDL 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 與其他硬件描述語(yǔ)言相比，VHDL 具有以下特點(diǎn)： 功能強(qiáng)大、設(shè)計(jì)靈活 。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 強(qiáng)大的系統(tǒng)硬件描述能力 。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類(lèi)型，給硬件描述帶來(lái) 較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 12 異或邏輯 N 計(jì)數(shù)器 2 分頻器 很強(qiáng)的移植能力 。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 分頻的程序 下降 沿 觸發(fā) ： library ieee。 entity fen25 is port 13 (clk:in std_logic。 end fen25。 process(q1) variable t:integer range 0 to counter_len1。 then if t=counter_len1 then t:=0。139。 clkout=39。 end process。139。 end process。 use 。 14 qout2:buffer std_logic。 模 3 計(jì)數(shù)器 signal clk_tem:std_logic。event and qout1=39。139。 clk_tem=39。 end if。 begin if clk_tem39。 end if。 15 頂層原理圖 圖 小數(shù)分頻頂層原理圖 原理圖中包括 2 個(gè) 分頻模塊和一個(gè)或邏輯門(mén)。而且通過(guò)波形仿真可以驗(yàn)證設(shè)計(jì)是正確的。 TESTCL 模塊產(chǎn)生復(fù)位信號(hào)、使能信號(hào)和鎖存信號(hào)，通過(guò)這 17 些信號(hào)是整個(gè)頂層模塊工作。 4 位十進(jìn)制頻率計(jì)系統(tǒng)仿真及結(jié)果 圖 4位十進(jìn)制頻率計(jì) 波形仿真圖 從仿真波形文件看當(dāng)輸入的信號(hào) FIN 為 50Hz,即是 125Hz 經(jīng) 分頻后的信號(hào)。又因?yàn)闀r(shí)鐘周期是 1s，所以輸出信號(hào)是把輸入信號(hào)擴(kuò)大 10 倍。 USE 。 ARCHITECTURE behav OF TESTCTL IS SIGNAL COUNTDIV : STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。 THEN COUNTDIV=COUNTDIV+39。 END IF。 ELSE RST_CNT=39。139。039。 END PROCESS P2。當(dāng) CNT_EN 高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。 19 TESTCL 模塊系統(tǒng)仿真及結(jié)果 圖 TESTCL模塊波形仿真圖 從波形圖可以看見(jiàn)前十秒是使使能 EN=39。而 CNT 是復(fù)位信號(hào)，當(dāng)?shù)搅?20 秒后就開(kāi)始復(fù)位。 在做本次設(shè)計(jì)是遇到最大的為題就是頻率計(jì)的設(shè)計(jì)，頻率計(jì)的編譯是沒(méi)有問(wèn)題，但在波形仿真是會(huì)有毛刺，可能影響到數(shù)據(jù)的精準(zhǔn)度。 21 參考文獻(xiàn) 1 黃正瑾 .在系統(tǒng)編程技術(shù)及其應(yīng)用 .南京 :東南大學(xué)出版社 ,1997 2 侯伯亨 .數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ) .西安 :西安電子科技大學(xué)出版社 ,2020 3 楊暉，大規(guī)模可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計(jì) .北京 :北京航空航天大學(xué)出版社 ,1998 4 潘松，黃繼業(yè) .EDA 技術(shù)使用教程 .北京 :科學(xué)出版社 ,20207 劉蘊(yùn)才 .遙測(cè)遙控系統(tǒng) [M].北京 :國(guó)防工業(yè)出版社 ,2020 5 徐志軍 ,徐光輝 . CPLD/FPGA的開(kāi)發(fā)與應(yīng)用 [M].北京 :電子工業(yè)出版社 ,2020 6 王毅平，張振榮 .VHDL編程與仿真 .北京：人 民郵電出版社， 2020 7 朱明程，孫普譯 .可編程邏輯系統(tǒng)的 VHDL設(shè)計(jì)技術(shù) .南京：東南大學(xué)出版社， 1998 8 康華光 .電子科學(xué)與技術(shù) 數(shù)字部分 .武漢：高等教育出版社， 1998 9 康華光 .電子科學(xué)與技術(shù) 數(shù)字部分 .武漢：高等教育出版社， 1998