計算機原理及系統(tǒng)結(jié)構(gòu)-預(yù)覽頁
【正文】 0 1 1 1 0 X = A ?B X = A ? B A B X 1. 用 與邏輯 寫出真值表中每一橫行中輸出為 1 的邏輯表達式； 2. 用 或邏輯 匯總真值表中全部輸出為 1 的邏輯。 計算機中常用的邏輯電路 專用功能電路 ? 加法器和算術(shù)邏輯單元 ? 譯碼器和編碼器 ? 數(shù)據(jù)選擇器 ? 觸發(fā)器和寄存器、計數(shù)器 陣列邏輯電路 ? 存儲器芯片 RAM 和 ROM ? 通用陣列邏輯 GAL ? 復(fù)雜的可編程邏輯器件 CPLD: MACH器件 ? 現(xiàn)場可編程門陣列 FPGA 器件 本章主要內(nèi)容 數(shù)字邏輯電路基礎(chǔ) 基本邏輯門和布爾代數(shù)知識基礎(chǔ) 組合邏輯電路及其應(yīng)用 時序邏輯電路及其應(yīng)用 現(xiàn)場可編程器件及其應(yīng)用 基本邏輯門 與門： SN74LS08 或門： SN74LS32 非門： SN74LS04 P27 三態(tài)門電路 三態(tài)門電路是一種最重要的總線接口電路，它保留了圖騰輸出結(jié)構(gòu)電路信號傳輸速度快、驅(qū)動能力強的特性，又有集電極開路電路的輸出可以 “ 線與 ” 的優(yōu)點，是構(gòu)建計算機總線的理想電路。 三態(tài)門電路 單向傳送： SN74LS240,SN74LS244 雙向傳送： SN74LS245 例：教學(xué)計算機中的總線邏輯設(shè)計與線路實現(xiàn) P28 加法器和算術(shù)邏輯單元 加法器是計算機中最常用的組合邏輯器件，主要完成兩個補碼數(shù)據(jù)的相加運算，減法運算也是使用加法器電路完成的。 乘除法運算，也可以通過多次的循環(huán)迭代利用加法器完成。 要 ALU 運算，就涉及選擇參加運算的 數(shù)據(jù)來源 ，要完成的 運算功能 ， 結(jié)果的處置 方案，特征位的保存等多方面的問題。 P30 譯碼器 譯碼器電路，實現(xiàn)對 n 個輸入變量，給出 2n 個輸出信號的功能，每個輸出信號對應(yīng) n 個輸入變量的一個最小項。 P31 編碼器 編碼器電路，通常實現(xiàn)把 2n 個輸入變量編碼成 n 個輸出信號的功能，可以處理 2n 個輸入變量之間的優(yōu)先級關(guān)系，例如在有多個中斷請求源信號到來時，可以借助編碼器電路給出優(yōu)先級最高的中斷請求源所對應(yīng)的優(yōu)先級編碼。 Q /Q R S /Q Q P36 D 型觸發(fā)器 前面剛介紹的觸發(fā)器屬于電平觸發(fā)方式，輸入 R 和 S 不能同時為低電平，而且 R 、 S 和 D 在觸發(fā)器寫入期間應(yīng)保持不變，否則產(chǎn)生操作錯誤。 輸入信號 /SD 和 /RD用于觸發(fā)器的清 0 和置 1操作。 計數(shù)器是計算機和數(shù)字儀表中經(jīng)常使用的一種電路，按時鐘作用方式，可以分為同步和異步兩大類，其中同步計數(shù)器線路略復(fù)雜但性能更好，用于脈沖分頻和需要計數(shù)的場合，例如二進制或十進制計數(shù)。 存儲器芯片 RAM和 ROM RAM 和 ROM 是典型的陣列邏輯電路，都由“與”和“或”兩級陣列組成，其中的與陣列組成地址譯碼器，它給出全部地址輸入的最小項，用戶不可編程，用于選擇被讀寫的存儲器單元，或陣列組成存儲體，保存寫入存儲器中的內(nèi)容。 它的內(nèi)部結(jié)構(gòu)包括：輸入門，輸出三態(tài)門，與門陣列，輸出邏輯宏單元 (內(nèi)含或陣列 )，從輸出反饋到輸入的控制門等。 在適應(yīng)變換設(shè)計、減少器件類型和數(shù)量等方面效果明顯。在實驗指導(dǎo)書中對該器件結(jié)構(gòu)有更詳細(xì)地介紹。 可在線編程門陣列器件 FPGA 這是一種與 PLD 器件在內(nèi)部結(jié)構(gòu)、功能特性方面都不相同的器件。 FPGA 芯片的工作狀態(tài)（提供的邏輯功能）是由芯片內(nèi)的編程數(shù)據(jù)存儲器的內(nèi)容決定的，這些數(shù)據(jù)要存在片外的 EPROM 器件中，每次重新加電后，將其裝入到編程數(shù)據(jù)存儲
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號-1