【正文】 的，經(jīng)過諸多改進(jìn)，于 1995 年 11 月正式被批準(zhǔn)為 IEEE 標(biāo)準(zhǔn) 1364。 有關(guān)工藝參數(shù)的描述可以通過 Verilog HDL 提供的屬性包括進(jìn)去，然后利用不同廠家的布局布線工具，在不同工藝的芯片上實(shí)現(xiàn)。這些因素促使設(shè)計(jì)人員采用高水準(zhǔn)的設(shè)計(jì)工具，如：硬件描述語言 (Verilog HDL 或 VHDL)來進(jìn)行設(shè)計(jì)。為了滿足設(shè)計(jì)性能指標(biāo)，工程師往往需要花好幾天或更長(zhǎng)的時(shí)間進(jìn)行艱苦的手工布線。在亞微米和深亞微米 ASIC 和高 密度FPGA 已成為電子設(shè)計(jì)主流的今天， Verilog HDL 的發(fā)展前景是非常遠(yuǎn)大的。在美國(guó)，在高層邏輯電路設(shè)計(jì)領(lǐng)域Verilog HDL 和 VHDL 的應(yīng)用比率是 60％和 40％，在臺(tái)灣省各為 50％，在中國(guó)大陸目前由于 Verilog HDL 和 VHDL 的使用才剛剛開始，具體應(yīng)用比率還沒有統(tǒng)計(jì)。把硬件描述語言用于自動(dòng)綜合還只有短短的六、七年歷史。到 80 年代時(shí)，已出現(xiàn)了上百種硬件描述語言，它們對(duì)設(shè)計(jì)自動(dòng)化起到了極大的促進(jìn)和推動(dòng)作用。它可以使數(shù)字邏輯電路設(shè)計(jì)者利用這種語言來描述自己的設(shè)計(jì)思想 ，然后利用電子設(shè)計(jì)自動(dòng)化 (在下面簡(jiǎn)稱為 EDA)工具進(jìn)行仿真，再自動(dòng)綜合到門級(jí)電路，再用 ASIC 或 FPGA 實(shí)現(xiàn)其功能。在數(shù)字邏輯設(shè)計(jì)領(lǐng)域，迫切需要一種共同的工業(yè)標(biāo)準(zhǔn)來統(tǒng)一對(duì)數(shù)字邏輯電路及系統(tǒng)的描述，這樣就能把系統(tǒng)設(shè)計(jì)工作分解為邏輯設(shè)計(jì)（前端）和電路實(shí)現(xiàn)（后端）兩個(gè)互相獨(dú)立而又相關(guān)的部分。 圖 22 編譯設(shè)計(jì)文件 啟動(dòng)仿真 啟動(dòng)仿真如下所示： 第二章 FPGA 及其軟件工具 Modelsim 13 工作庫(kù)下的設(shè)計(jì)實(shí)體： 添加波形： 第二章 FPGA 及其軟件工具 Modelsim 14 仿真波形圖： 第三章 Verilog 語言基礎(chǔ) 15 第三章 Verilog 語言基礎(chǔ) Verilog 語言基礎(chǔ) 概述 [3] 隨著電子設(shè)計(jì)技術(shù)的飛速發(fā)展，專用集成電路 (ASIC)和用戶現(xiàn)場(chǎng)可編程門陣列（ FPGA）的復(fù)雜度越 來越高。 PE 版是個(gè)人版，僅支持 PC 系統(tǒng)，功能和速度均不及 SE 版本。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk 技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù) IP 核。幾乎所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 FPGA 和 CPLD 器件 [1]。 第二章 FPGA 及其軟件工具 Modelsim 11 為了彌補(bǔ)這一缺陷， 20 世紀(jì) 80 年代中期。 PLA 器件既有現(xiàn)場(chǎng)可編程的，也有 掩模可編程的。 這一階段的產(chǎn)品主要有 PAL(Programmable Array Logic，可編程陣列邏輯 )和 GAL(Generic Array Logic，通用陣列邏輯 )。 早期的可編程邏 輯器件只有可編程只讀存儲(chǔ)器（ PROM）、紫外線可擦除只讀存儲(chǔ)器（ EPROM）和電可擦除只讀存儲(chǔ)器（ EEPROM）三種。 I2C 地址的分配由 I2C 總線委員會(huì)協(xié)調(diào)，保留的兩組 8 位地址為 0000xxxx和 1111xxxx， I2C 總線委員會(huì)規(guī)定的保留地址定義見表 11。 L S BM S BR / W從 機(jī) 地 址 圖 16 I2C 總線在起始條件后的第一個(gè)字節(jié) 第一個(gè)字節(jié)的最低位是 0 表示主機(jī)會(huì)寫數(shù)據(jù)到 被選中的從機(jī)（主機(jī)發(fā)送器 /從機(jī)接收器），最低位是 1 表示主機(jī)從從機(jī)讀取數(shù)據(jù)（主機(jī)接收器 /從機(jī)發(fā)送器）。 I2C 總線的地址與尋址 正如上一節(jié)所介紹的， I2C 總線的尋址過程是通常在起始條件后的第一個(gè)字節(jié)決定主機(jī)選擇哪一個(gè)從機(jī)，例外的情況是可以尋址所有器件的廣播呼叫地址。圖 15 對(duì)I2C 總線上數(shù)據(jù)傳送的過程進(jìn)行了描述，需要指出的是，此處的 SDA 和 SCL 事發(fā)送器的 SDA、 SCL 是發(fā)送器的 SDA、 SCL 與接收器的 SDA、 SCL 線與后的結(jié)果。這種情況用從機(jī)在第一個(gè)字節(jié)后沒有產(chǎn)生響應(yīng)來表示。圖 14 所示描述了 I2C 總線在數(shù)據(jù)傳輸過程中，響應(yīng)信號(hào)與傳輸時(shí)鐘信號(hào) SCL 之間的時(shí)序關(guān)系。響應(yīng)信號(hào) ACK 在 I2C 總線數(shù)據(jù)傳輸過程中十分重要，數(shù)據(jù)傳輸必須有響應(yīng)信號(hào)。此外，主機(jī)作為發(fā)送器和主機(jī)作為接收器時(shí)， SDA 信號(hào)線上的響應(yīng)信號(hào) 有較大區(qū)別，將在以下敘述）。 S D A 改 變S D A 必 須 保 持 穩(wěn) 定S D AS C L 圖 13 I2C 總線在傳輸數(shù)據(jù)位時(shí) SDA 與 SCL 之間的時(shí)序關(guān)系 I2C 總線的數(shù)據(jù)傳送以主機(jī)發(fā)送數(shù)據(jù)傳輸起始信號(hào)作為開始 。起始條件和停止條件一般由主機(jī)產(chǎn)生，總線第一章 I2C 總線接口 6 在起始條件后被認(rèn)為處于忙的狀態(tài)，在停止條件的某段時(shí)間后，總線被認(rèn)為再次處于空閑狀態(tài)，并等待下一次數(shù)據(jù)傳輸?shù)拈_始。此后，第一個(gè)結(jié)束的高電平期的器件又將 SCL 拉成低電平，這樣就在 SCL 信號(hào)線上產(chǎn)生了一個(gè)同步時(shí)鐘，由以上的介紹可以發(fā)現(xiàn)，時(shí)鐘低電平時(shí)間由時(shí)鐘低電平時(shí)間最長(zhǎng)的器件確定，而時(shí)鐘高電平時(shí)間由時(shí)鐘高電平時(shí)間最短的器件確定（由于所有器件的 SCL 進(jìn)行線與而導(dǎo)致）。 I2C 總線上的時(shí)鐘信號(hào) 連接在 I2C 總線上的所有器件 SCL 輸出進(jìn)行線與產(chǎn)生在 I2C 總線上傳輸數(shù)據(jù)信息時(shí)所需要的同步時(shí)鐘信號(hào)。 I2C 總線是 一個(gè)多主結(jié)構(gòu)的總線，即總線上可以有多個(gè)主控制器。 I2C 總線上數(shù)據(jù)的傳輸速率在標(biāo)準(zhǔn)模式下可達(dá)到100kbit/s， 在快速模式下可達(dá)到 400kbit/s， 在高速模式下可達(dá)到 。 I2C 總線協(xié)議 I2C 總線的基本特性 I2C 總線支持任何 IC 生產(chǎn)過程（ NMOS、 CMOS 以及雙極性），它采用兩條信號(hào)線（串行數(shù)據(jù)信號(hào)線 SDA 和串行時(shí)鐘信號(hào)線 SCL）在連接到總線器件進(jìn)行數(shù)據(jù)交換。主器件用于啟動(dòng)總線上的數(shù)據(jù)傳送過程并產(chǎn)生時(shí)鐘以開放發(fā)送器，此時(shí)任何被尋址的器件均被認(rèn)為是從器件，總線上的主器件和從器件、發(fā)送器 和接收器的關(guān)系不是恒定不變的，它取決于當(dāng)時(shí)數(shù)據(jù)傳輸?shù)姆较?，也就是說一個(gè)啟動(dòng)數(shù)據(jù)傳輸過程的主機(jī)既可作發(fā)送器也可以作接收器，而一個(gè)從器件同樣既可以作接收器，也可以作發(fā)送器。圖 11 描述了 I2C 總線接口電路結(jié)構(gòu)。由于接口直接在組件之上，因此 I2C 總線占用的空間非常 小，從而減少了電路板的空間和芯片管腳的數(shù)量，進(jìn)而降低了互聯(lián)成本。 I2C 總線詳解 I2C 是英文“ Inter Integrated Circuit”的縮寫。 I2C 總線還包括了一個(gè)利用線與連接的仲裁機(jī)制，這就意味著真正的多主體總線可以實(shí)現(xiàn)，在特定時(shí)間內(nèi)只有一個(gè)主控端能夠取得總 線控制權(quán)?？刂破鳛榱送桨l(fā)送一個(gè)“ 1”，從設(shè)備將其中一部分轉(zhuǎn)換為“ 0”，數(shù)據(jù)通過這種方式從設(shè)備傳輸至控制器。 SPI 允許簡(jiǎn)單地連接移位寄存器之類的非智能外圍設(shè)備，連鎖式的移位寄存器可以實(shí)現(xiàn)大容量輸入輸出擴(kuò)展器。 第一章 I2C 總線接口 2 第一章 I2C 總線接口 幾種串行總線 雖 然現(xiàn)代的微控制器和 FPGA 提供了大量的 120 插腳，并且 SMD 技術(shù) (表面安裝器件 )也在一塊幾英寸大小的 PCB 上提供了盡可能多 的插腳，但這并沒有影響串行總線連在電路板分立元件連接方面的應(yīng)用 。因此，如 能使 FPGA 器件具備 I2C 總線接口，將會(huì)使其與 I2C 存儲(chǔ)器及其他 I2C 器件的擴(kuò)展能力大大增強(qiáng) 。 I2C 是 一個(gè)多主總線，即它可以由多個(gè)連接的器件控制。這種總線稱為 Inter 或 I2C 總線。 采用模塊化和狀態(tài)機(jī)相結(jié)合的設(shè)計(jì)方法 ， 給出了各個(gè)模塊的設(shè)計(jì)思路 。 至 ：書寫畢業(yè)設(shè)計(jì)論文、整理，準(zhǔn)備 PPT，答辯。 至 ：學(xué)習(xí)有關(guān) EDA 設(shè)計(jì)的相關(guān)知識(shí)，主要是對(duì) Verilog 語言及 I2C 協(xié)議的學(xué)習(xí)。 理論上分析本方案是可行的。 FPGA 的設(shè)計(jì)流程一般可分為設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、器件編程。 I2C 器件可以工作于主件 (Master)模式和從件 (Slaver)模式 ， 但 I2C 總線上同時(shí)只能有一個(gè)主件和多個(gè)從件 ， 每次傳輸規(guī)定由主件發(fā)起 ， 通過從件地址 (Slaver Address)訪問從件。 I2C 總線 規(guī)范經(jīng)過十幾年的實(shí)踐 ， 發(fā)展了多層標(biāo)準(zhǔn)。因此，采用串行總線大大簡(jiǎn)化了系統(tǒng)硬件設(shè)計(jì)。 起 止 時(shí) 間 工 作 內(nèi) 容 硬件描述語言相關(guān)書 籍 相關(guān) EDA 軟件的參考資料 計(jì)算機(jī)一臺(tái)，相關(guān) EDA 軟件。 西安郵電學(xué)院 畢 業(yè) 設(shè) 計(jì)（論 文） 題 目： I2C 總線控制器的 PFGA 設(shè)計(jì) 院 （系） ： 自動(dòng)化學(xué)院 專 業(yè)： 自動(dòng)化 班 級(jí)： 自動(dòng) 0603 學(xué)生姓名： 張寧 導(dǎo)師姓名： 姚霽 職稱： 講師 起止時(shí)間： 2020 年 03 月 08 至 2020 年 6 月 20 西 安 郵 電 學(xué) 院 畢業(yè)設(shè)計(jì) (論文 )任務(wù)書 學(xué)生姓名 張寧 指導(dǎo)教師 姚霽 職稱 講師 院（系 ） 自動(dòng)化學(xué)院 專業(yè) 自動(dòng)化 題目 I2C 總線控制器的 FPGA 設(shè)計(jì) 任務(wù)與要求 通過分析 I2C 控制器， 實(shí)現(xiàn) I2C 總線控制器的 FPGA 設(shè)計(jì) 。 開始日期 2020 年 03 月 08 日 完成日期 2020 年 06 月 20 日 院長(zhǎng) (簽字 ) 2020 年 01 月 08 日 西 安 郵 電 學(xué) 院 畢 業(yè) 設(shè) 計(jì) (論文 ) 工 作 計(jì) 劃 學(xué)生姓名 _張寧 __指導(dǎo)教師 ____姚霽 ____職稱 ___ _講師 __ 院（系） _自動(dòng)化學(xué)院 _________專業(yè) ______自動(dòng)化 _ 題目 __ I2C總線控制器的 FPGA 設(shè)計(jì) _ _ __ ________________________________ ________________ 工作進(jìn)程 ： ～ 了解編寫此課題的 背景知識(shí)， 具體細(xì)節(jié)，明確所涉及的內(nèi)容，確立畢業(yè)設(shè)計(jì)的題目 ； ～ 學(xué)習(xí)有關(guān) EDA 設(shè)計(jì)的相關(guān)知識(shí)，包括 VHDL 語言的學(xué)習(xí)， I2C 協(xié)議的學(xué)習(xí) ； ～ 規(guī)劃設(shè)計(jì)方案， 學(xué)習(xí)相關(guān) EDA 工具的使用方法包括 Modelsim、 Synplify 等； ～ 編寫 VHDL 硬件代碼、仿真，綜合； ～ 形成畢業(yè)設(shè)計(jì)論文，請(qǐng)指導(dǎo)老師評(píng)改，改進(jìn)并加以整合，完成設(shè)計(jì) ； ～ . 20 書寫畢業(yè)設(shè)計(jì)論文 、整理 ，準(zhǔn)備 PPT， 答辯 。由于串行總線連線少，結(jié)構(gòu)簡(jiǎn)單，往往不用專用的母板和插座而直接用導(dǎo)線連接各個(gè)設(shè)備即可。 尤其在嵌入式系統(tǒng)中 ，I2C 總線被普遍用來連接 CPU/MCU 和外圍器件。 I2C 總線的接口非常簡(jiǎn)單 ， 只需一根數(shù)據(jù)線 (SDA)和一根時(shí)鐘線 (SCL)。不僅需要 掌握 硬件描述語言，進(jìn)行模塊設(shè)計(jì)，還要學(xué)會(huì)編寫TESTBENCH 并使用 EDA 仿真及綜合工具對(duì)設(shè)計(jì)的模塊進(jìn)行驗(yàn)證。 實(shí)現(xiàn)的預(yù)期目標(biāo)是 采用 FPGA 實(shí)現(xiàn) I2C 總線控制器各模塊功能 ， 模擬 I2C 總線器件和處理器之間的數(shù)據(jù)通 信 ， 仿真結(jié)果表明其能滿足 I2C 總線的特性及傳輸規(guī)范要求 。提交畢業(yè)設(shè)計(jì)開題報(bào)告。 至 ：形成畢業(yè)設(shè)計(jì)論文，請(qǐng)指導(dǎo)老師評(píng)改，改進(jìn)并加以整合，完成設(shè)計(jì)。 利用 FPGA 強(qiáng)大的邏輯控制功能和 Verilog 語言的靈活性 ， 對(duì) I2C 總線控制器進(jìn)行了設(shè)計(jì) 。 關(guān)鍵詞 ： I2C 總線 FPGA Verilog 語言 狀態(tài)機(jī) II Abstract The structure and principle of I2C interface are discussed in det