可編程邏輯器件-全文預覽
【正文】 和專用輸出組態(tài)比，有兩點不同：接第一與項；GAL的輸入，輸出電路和特性留給同學自學。3/1/2023 41(2) 專用組合輸出組態(tài)【 AC0=0， AC1(n)＝ 0】：如下圖所示：FMUX選擇接地 ,本單元和相鄰單元的反饋信號均被阻斷PTMUX選擇 1，第一與項送入或門OMUX選擇 0，跨過DFFTSMUX選擇 VCC3/1/2023 42FMUX選中DFF的 Q端(3) 寄存器組態(tài)：當 AC1(n)＝ 0， AC0＝ 1時，如下圖所示。 8個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。如 XOR（ 16） =1，表示第 16號引腳輸出信號的極性是高有效。 與 PAL相比， GAL的輸出結構配置了可以任意組態(tài)的 輸出邏輯 宏單元 OLMC（ Output Logic Macro Cell）。用 PAL器件實現(xiàn)，應選四個以上輸入端，三個以上輸出端的器件，且至少有一個輸出含有三個以上的乘積項。(6) 表示器件功耗級別、速度等級，封裝形式等信息。用途：產生時序邏輯電路3/1/2023 264. 帶異或門的寄存器型輸出結構：目前常用的產品有 PAL20X PAL20X8(X表示異或輸出型 )等。目前常用的產品有 PAL16L PAL20L10等。 目前常用的產品有 PAL10H8(10輸入， 8輸出， 高電平輸出有效 )、PAL10L PAL16C1(16輸入， 1輸出， 互補型輸出 )等。同一型號的 PAL器件的輸入、輸出端個數(shù)固定。O1 O1為兩個乘積項之和。實現(xiàn)的函數(shù)為：3/1/2023 12（ 1）與固定、或編程： PROM（ 2）與或全編程： FPLA（ 3）與編程、或固定： PAL、 GAL、 EPLD、 FPGA1） 與固定、或編程：（ PROM）PLD基本結構大致相同，根據與或陣列是否可編程分為三類：A B CB CA0 0 00 0 10 1 01 1 13/1/2023 132） 與、或全編程： 代表器件是 FPLA（ Field Programmable Logic Array）3）與編程、或固定： 代表器件 PAL（ Programmable Array Logic） 和 GAL（ Generic Array Logic） 、 EPLD、 FPGA （ Field Programmable Gate Array ）。與門陣列或門陣列乘積項 和項輸入電路輸入信號 互補輸入輸出電路輸出函數(shù)反饋輸入信號它們組成結構基本相似：三、 PLD概述3/1/2023 8A B C DF2F2=B+C+DA B C DF11） 輸入緩沖器表示方法AAA2） 與門和或門的表示方法F1=A?B?C3/1/2023 9下圖列出了連接的三種特殊情況 :① 輸入全編程，輸出為 0。器件的邏輯功能無法被讀出，有效地防止電路被抄襲。 （ 2） 增強邏輯設計的靈活性： 使用 PLD器件設計的系統(tǒng)，可以不受標準系列器件在邏輯功能上的限制；用戶可隨時修改。器 件 編 程功能仿真設計輸入 原理圖 硬件描述語言設計實現(xiàn) 優(yōu)化 合并、映射 布局、布線器件測試時序仿真設計實現(xiàn)： 生成下載所需的各種文件。當然，僅有硬件還不夠，還要有 EDA軟件。3. 用戶不可編程。特點：1. 可實現(xiàn)預定制的邏輯功能，但功能相對簡單；2. 構成復雜系統(tǒng)時，功耗大、可靠性差，靈活性差。通用集成電路 ：如前面講過的 SSI， MSI， CPU等。其特點是1. 體積小、功耗低、可靠性高 ,2. 批量小時成本高，設計制造周期長。二、電子設計自動化（ EDA－ Electronic Design Automation）簡介1. PLD是實現(xiàn)電子設計自動化的硬件基礎； 3/1/2023 3基于芯片的設計方法可編程器件芯 片 設 計電路板的設計電 子 系 統(tǒng)
醫(yī)療健康相關推薦
鄂ICP備17016276號-1