可編程邏輯器件設(shè)計及應(yīng)用實(shí)驗(yàn)報告-全文預(yù)覽
【正文】 置 仿真結(jié)果如下：圖512 仿真結(jié)果（3) 數(shù)據(jù)發(fā)送模塊仿真測試輸入波形如下：圖513 測試波形設(shè)置 仿真結(jié)果如下：圖514 仿真結(jié)果（4) 接收模塊測試波形設(shè)置如下：圖515 測試波形設(shè)置仿真結(jié)果如下：圖516 仿真結(jié)果圖517 仿真結(jié)果（5) 聯(lián)合仿真驗(yàn)證由上述四個模塊構(gòu)成的頂層文件如下圖所示：圖518 頂層文件 對其進(jìn)行波形仿真驗(yàn)證，測試波形設(shè)置如下圖：圖519 測試波形圖520 測試波形測試結(jié)果如下：圖521 仿真結(jié)果圖522 仿真結(jié)果三 實(shí)驗(yàn)結(jié)果討論分析 實(shí)驗(yàn)中的串行口模塊由4個基本模塊組成，分別是模式控制模塊、波特率產(chǎn)生模塊、接收模塊和發(fā)送模塊，本次試驗(yàn)令我收獲最大的地方就是就是對設(shè)計流程的逐步熟悉，從模式控制模塊、波特率控制模塊、接收模塊到發(fā)送模塊一步一步實(shí)現(xiàn)，在每一步仿真驗(yàn)證后最終將每個部分合在一起實(shí)現(xiàn)本次試驗(yàn)。 Busy=0。 count=0。 else if(count==8) Tx=data[6]。 else if(count==4) Tx=data[2]。 end always (posedge CLK) begin if(flag==1) begin Busy=1。 reg num=0。 reg Busy=0。 input Mod。 // Add stimulus here end endmodule 建立發(fā)送數(shù)據(jù)模塊（verilog）圖53 發(fā)送數(shù)據(jù)模塊l 功能說明：a、 DataIn：發(fā)送數(shù)據(jù)輸入、8bits；b、 WR：控制數(shù)據(jù)寫入，1bit；上升沿鎖存輸入數(shù)據(jù)；寫入后下一個CLK上升沿開始立即發(fā)送數(shù)據(jù)c、 CLK：時鐘射入，對應(yīng)波特率時鐘；d、 Mod：模式輸入，0對應(yīng)無奇偶校驗(yàn)；1對應(yīng)有奇偶校驗(yàn)；e、 TX：串行數(shù)據(jù)輸出，平時高電平，當(dāng)有數(shù)據(jù)輸入后，下一個CLK上升沿開始立即發(fā)送數(shù)據(jù)；f、 BUSY：空閑指示，當(dāng)TX輸出時為高，其它時間為低；l 過程說明：a、 建立Verilog模塊；b、 建立Verilog仿真；c、 驗(yàn)證模塊正確性；d、 加入頂層模塊Seriale、 進(jìn)行聯(lián)合驗(yàn)證；源代碼如下：module TxMod(DataIn, WR, CLK, Mod, TX, BUSY)。 (PERIOD/2)。 //value=時鐘周期(單位ns) always begin CLK= 139。 reg CLK。 end if(count_16=num16) begin CLK_S16=~CLK_S16。 num16=num/(16)。//9600 else if(FreSel==7) num=768。//1200 else if(FreSel==3) num=6144。 reg [16:0]num16=0。 reg CLK_S16=0。 input CLK。h96。 DataIn=1639。 100。 WR = 0。b1。 parameter PERIOD = 100。 reg [7:0] DataIn。//ModOut初始值為1 reg [3:0] FreOut=6。 input WR。無奇、偶校驗(yàn)的工作模式（10位）：有奇、偶校驗(yàn)的工作模式（11位）：（1） 波特率：在串行通信中,用波特率來描述數(shù)據(jù)的傳輸速度,所謂波特率,即每秒鐘傳送的二進(jìn)制位數(shù),其單位是bps(bits per second).它是衡量串行數(shù)據(jù)速度快慢的重要指標(biāo).國際上規(guī)定的一個標(biāo)準(zhǔn)波特率系列: 110,300,600,1200,1800,2400,4800,9600,56Kbps（2） 奇偶校驗(yàn)：對傳送數(shù)據(jù)中1的個數(shù)進(jìn)行校驗(yàn),若二者不一致,數(shù)據(jù)傳輸速度將受到影響,一般只用于異步串行通信中。指導(dǎo)教師簽字：實(shí)驗(yàn)五 串行口設(shè)計一、 實(shí)驗(yàn)內(nèi)容預(yù)備知識：串行通信:數(shù)據(jù)一位一位次序發(fā)送或接收。 end endmodule 學(xué)習(xí)總線數(shù)據(jù)預(yù)置
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