可編程邏輯器件pld培訓教材-全文預覽
【正文】 宏單元 (OLMC)結構通用陣列邏輯器件 GAL組態(tài)模式專用組合輸出及專用輸入模式三態(tài)控制組合輸出模式寄存器輸出模式u集成密度高u宏單元組態(tài)靈活l多觸發(fā)器結構l異步時鐘和時鐘選擇l異步清零與異步予置lI/O端口的復用功能l乘積項共享陣列u高速度、低功耗u高保密性 CPLD/FPGAFPGA/CPLD結構l二維的邏輯塊陣列（邏輯單元）l可編程的輸入 /輸出單元l可編程的互連資源MAX7000結構框圖MAXⅡ 結構框圖宏單元FLEX10K邏輯結構FLEX10K邏輯單元 LEFLEX10K I/OEFLEX10K嵌入式陣列塊 EABCycloneⅡ 結構 圖CycloneⅡ 邏輯單元 LECycloneⅡ LABCycloneⅡ IOECycloneⅡ CLOCKFPGA與 CPLD的比較l CPLD:– 邏輯宏單元規(guī)模大– Pin to Pin延遲時間可預測– 非易失性（ Flash、 E2CMOS）保密性好– 互聯(lián)資源有限（集中）– 功能密度低l FPGA:– 邏輯功能塊規(guī)模小，資源可充分利用– Pin to Pin延遲時間不預測– 易失性（ SRAM）保密性差
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