【正文】 進(jìn)程 p4，顯示時(shí)，分，秒 begin sel=q(2)amp。amp。 dig5=min(3 downto 0)。 dig4=39。 P2: process(hour,min,sec) 進(jìn)程 P2，時(shí)，分，秒的設(shè)置 begin dig1=00amp。 signal sel:std_logic_vector(2 downto 0)。 architecture one of c47 is signal q:std_logic_vector(2 downto 0)。 SEG:out std_logic_vector(7 downto 0)。 use 。 end Arch。 when others=SEG=00000000。 when0110=SEG=10111110。 when0010=SEG=11011010。 when others=SEG=00000001。 when0110=SEG=10111111。 when0010=SEG=11011011。 P5:process(data,sel) 進(jìn)程 p5,是否顯示小數(shù)點(diǎn) begin if((sel=010or sel=110) and i=39。 i=39。 i=39。 i=39。 i=39。 i=39。 i=39。 i=39。 i=39。 i=39。q(1)amp。 Ds2=conv_std_logic_vector(rs2/10,4)。 Dq2=conv_std_logic_vector(Din_int2/1000,4)。 variable rb2:integer range 0 to 1000。 Ds=conv_std_logic_vector(rs/10,4)。 把 din 變成整型變量 Dq=conv_std_logic_vector(Din_int/1000,4)。 variable rb:integer range 0 to 1000。 begin P1: process(clk_scan) begin if(rising_edge(clk_scan)) then q=q+1。 signal sel : std_logic_vector(2 downto 0)。 數(shù)碼管地址 end BCD7。 顯示 13 位里程數(shù) Din2:in std_logic_vector(12 downto 0)。 use 。 end process。 elsif(count 1623) then count = count + 1。139。039。 END entity hour。 use 。 end if。039。 else count=0000000。139。 elsif (clk39。 enhour=(enhour_1 or enhour_2)。 ARCHITECTURE fun OF minute IS SIGNAL count: STD_LOGIC_VECTOR( 6 downto 0)。 ENTITY minute IS PORT( clk, clk1,reset,sethour : IN STD_LOGIC。 END fun。 延時(shí) 100ns后將 0送入 enmin_1 else count=0000000。 elsif (count 1660) then count = count+1。 秒歸零 ELSE count=count+7。139。039。 BEGIN daout = count。 daout: out std_logic_vector (6 downto 0))。 use 。 仿真波形如圖 5: 圖 5 （二） 計(jì)時(shí)部分 用到的模塊 圖 6 各個(gè)模塊的作用 （ 1） Second 模塊作用 ： 輸入 100m 脈沖信號(hào) oclk 作為 “秒 ”輸入 ； 調(diào) “分 ”端口 setmin 用于設(shè)定 “分 ”； 對(duì)秒輸入進(jìn)行 60 分頻，輸出 enmin 即 “分 ”信號(hào) ； 輸出 “秒 ”數(shù)據(jù) 。 end if。039。) then temp0=(others=39。 13 位內(nèi)部信號(hào) qibu：存 放起步價(jià)格數(shù)據(jù) signal temp0:std_logic_vector(12 downto 0)。 500m 脈沖作為輸入的 clkin 信號(hào) dip:in std_logic_vector(1 downto 0)。 此句在 Altera的 MAX+plusⅡ下，無(wú)效 use 。 仿真波形如圖 4： 圖 4 （ 4） 計(jì)數(shù)器 C 的 vhdl文件及仿真 library ieee。 when (temp1=conv_std_logic_vector (4,4)) else39。 end if。 temp1復(fù) 0，（即 temp1的模為 5，對(duì)應(yīng) 500m） else temp1=temp1+39。 end process p1。)。 111 檔： 100 100m=10km p1: process(clkin) 進(jìn)程 p1，實(shí)際計(jì)數(shù)值加法計(jì)數(shù)器的描述 begin if(reset=39。 architecture two of t_B is signal licheng: std_logic_vector ( 12 downto 0)。 100m 脈沖信號(hào)作為輸入的信號(hào) clkin dip: in std_logic_vector (2 downto 0)。 6 use 。039。 end process。139。 then 若有 start=‘ 1’，則 if temp=(mode) then 若 temp=（ mode）（計(jì)數(shù)模值），則 temp= (others=39。 mode為分頻系數(shù)（內(nèi)部信號(hào)） signal temp: std_logic_vector(5 downto 0)。 輸入信號(hào) start 為啟動(dòng)信號(hào)（即使能信號(hào)） cartype:in std_logic_vector (1 downto 0)。 use 。 仿真波形如圖 2（ 注：為方便仿真，在此 clk = q(4)。 clk = q(18)。event and clk_sys = 39。 clk_scan:out std_logic)。 USE 。車每行駛 100m，計(jì)數(shù)器 A輸出 1 個(gè) “100m脈沖信號(hào) oclk”，不同車型的車輪直徑不一樣，計(jì)數(shù)器 A的分頻系數(shù)也不一樣 （ 3） 計(jì)數(shù)器 B 作用 ： 對(duì)輸入的 100m脈沖 oclk 進(jìn)行累加 ； 在開(kāi)始時(shí)輸出起步里程數(shù)據(jù)，而當(dāng)超出起步里程時(shí)自動(dòng)輸出實(shí)際公里數(shù)據(jù)給譯碼 /動(dòng)態(tài)掃描模塊 ： 每計(jì)滿 500m路程送出 1 個(gè)脈沖 clkout 給計(jì)數(shù)器 C。 關(guān)鍵詞： VHDL 語(yǔ)言、 QuartusII 軟件、仿真 1 目錄 一、設(shè)計(jì)任務(wù)說(shuō)明 2 二、設(shè)計(jì)任 務(wù)要求 2 三、設(shè)計(jì)內(nèi)容 3 （一） 里程計(jì)價(jià)部分 3 （二）計(jì)時(shí)部分 8 （三）數(shù)碼管顯示部分 11 （四）點(diǎn)陣顯示部分 17 （五）數(shù)字鐘的報(bào)時(shí)及發(fā)光二極管花色顯示部分 18 （六）整體電路連接部分 20 四、整體電路圖 25 五、硬件實(shí)驗(yàn)結(jié)果圖 26 六、心得體會(huì) 27 2 一 、 設(shè)計(jì)任務(wù)說(shuō)明 設(shè)計(jì)一個(gè)出租車計(jì)程計(jì)價(jià)表， 具有車型設(shè)置、起步里程設(shè)置、起步價(jià)設(shè)置、分時(shí)計(jì)價(jià)設(shè)置、里程顯示、計(jì)費(fèi)顯示、計(jì)時(shí)顯示、點(diǎn)陣數(shù)碼管顯示漢字及數(shù)字鐘的報(bào)時(shí)及發(fā)光二極管花色顯示等功能 。并進(jìn)行了程序仿真、動(dòng)態(tài)掃描等步驟。 （ 2） 計(jì)數(shù)器 A 作用 ： 對(duì)車輪傳感器送來(lái)的車輪脈沖信號(hào) clk 進(jìn)行計(jì)數(shù)分頻，車輪每轉(zhuǎn)一圈送出一個(gè)脈沖。 USE 。 clk: OUT std_logic。 BEGIN PROCESS (clk_sys) BEGIN if(clk_sys39?！?系統(tǒng)脈沖每來(lái)一次下降沿， q 加 1 end if。 end a。 5 use 。 輸入信號(hào) clk 為來(lái)自車輪傳感器的脈沖信號(hào) start:in std_logic。 architecture behave of t_A is 結(jié)構(gòu)體名稱 behave signal mode : std_logic_vector (5 downto 0)。139。 temp=“ 000000”（同步復(fù)零） else 否則 temp=temp+39。 end if。 when (temp=mode) else39。 use 。 clkin: in std_logic。計(jì)數(shù)位長(zhǎng) 13位，最大計(jì) end entity。 4 位內(nèi)部信號(hào) temp1 存放摸 5 計(jì)數(shù)器計(jì)數(shù)值 begin with dip select licheng=conv_std_logic_vector (30,13) when 000, 000 檔： 30 100m=3km conv_std_logic_vector (40,13) when 001, 001 檔： 40 100m=4km conv_std_logic_vector (50,13) when 010, 010 檔： 50 100m=5km conv_std_logic_vector (60,13) when 011, 011 檔： 60 100m=6km conv_std_logic_vector (70,13) when 100, 100 檔： 70 100m=7km conv_std_logic_vector (80,13) when 101, 101 檔： 80 100m=8km conv_std_logic_vector (90,13) when 110, 110 檔： 90 100m=9km conv_std_logic_vector (100,13) when others。039。 實(shí)際里程 累計(jì)值 temp0 加 1（單位： 100m） end if。)。 end if。139。當(dāng) temp0=licheng 時(shí)， length 顯示licheng,否則顯示實(shí)際計(jì)數(shù)值 temp0 end two。 use 。 clkin:in std_logic。 architecture behave of t_c is