【正文】 ：空操作 NOP ：空操作 LJMP MIAN ：重新復(fù)位啟動(dòng) END*************************************************************PROC ZHUNBEIZHONGQI ；為了計(jì)算頻率將被除數(shù)10000000裝入4AH~4FH單元中ZHUNBEIZHONGQI::2N BYTE /N BYTE=N BYTE,HERE N=3 31H:(4A,4B,4C,4D,4E,4FH)/(5D,5E,5FH)=(4D,4E,4FH) MOV 5FH,DATAL MOV 5EH,DATAH MOV 5DH,DATA3 MOV 4FH,80H 。End bloclk scxz。When others=null。=datadataa。輸出選擇模塊Scxz::block isBeginProcess(en,rsel)isBeginIf en=39。End if39。 thenDarab=da。End block sjjc。End if。139。Clrac=claa。139。039。Process(clkb) isBeginIf rising_edge(clkb) thenClb=not clb。 Clac=cla。 仿真觀測(cè)輸出用Clkbc=clkb。End block fpq: 控制信號(hào)產(chǎn)生模塊Kzxh:block isSignal :std_logic。039。 Varible cl:std_logic。Signal clra:std_logic。Signal dataa:std_logicvector(10 dwnto 0)。loadac:out std_logic。calc,calbc:out std_logic。 clka:in std_logic。 單片機(jī)控制顯示程序流程圖 從FPGA讀取信息后，將信號(hào)送到輸出端顯示出來，即單片機(jī)通過顯示子程序?qū)⑿畔⑺偷斤@示電路顯示出來，顯示程序流程圖如圖所示：顯示開始 =0？顯示頻率，賦頻率的初始地址顯示相位差，賦相位初始地址 顯示處理 查表顯示指針減1—0？退出顯示Y N Y N 圖46顯示程序流程圖 鍵盤子程序流程圖為了由6位LED數(shù)碼管能分別顯示頻率或相位差，并能由人選擇控制，設(shè)計(jì)一個(gè)案件開關(guān)來完成切換，鍵盤子程序流程圖如圖所示入口有鍵按下（=0）？N 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 軟件延時(shí)10ms消抖 N 有鍵按下（=0）？CPL 出口圖47 鍵盤子程序流程圖東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 程序 5 程序 FPGA的VHDL源程序 FPGA的開發(fā)是在MAX+plusII開發(fā)軟件平臺(tái)下及EDA實(shí)驗(yàn)開發(fā)裝置上完成的。經(jīng)過多次測(cè)試，采用這種方式獲得了比較好的效果。利用D觸發(fā)器的特點(diǎn)實(shí)現(xiàn)clka也clkb的信號(hào)超前/滯后檢測(cè)。為了實(shí)現(xiàn)第（2）點(diǎn)的功能，應(yīng)該要產(chǎn)生：①計(jì)數(shù)器清零信號(hào)；②計(jì)數(shù)器使能信號(hào)；③其他控制信號(hào)的邏輯電路。東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 系統(tǒng)軟件設(shè)計(jì) 4 系統(tǒng)軟件設(shè)計(jì) 軟件設(shè)計(jì)要完成的任務(wù)整機(jī)電路原理圖中看出，在整個(gè)軟件設(shè)計(jì)的過程中，可以把它分為二大部分：（一）FPGA部分的設(shè)計(jì)（二）MCU部分的設(shè)計(jì) FPGA部分的軟件設(shè)計(jì) FPGA要完成的任務(wù)：由硬件部分?jǐn)⑹隹芍?，在系統(tǒng)中，F(xiàn)PGA對(duì)整形后的兩路待測(cè)信號(hào)(clka、clkb)進(jìn)行數(shù)據(jù)采集。單片機(jī)的P0 、 、相位差的19 bit二進(jìn)制數(shù)據(jù)，并在單片機(jī)內(nèi)部完成對(duì)這19 bit二進(jìn)制數(shù)據(jù)的處理及相關(guān)運(yùn)算。 FPGA電路部分FPGA配置存儲(chǔ)器選用EPC1441。將數(shù)據(jù)采集交FPGA完成，可以準(zhǔn)確地采集到兩個(gè)同頻率正弦信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差以及信號(hào)的周期，從而提高了系統(tǒng)的可靠性。 MCU要完成的任務(wù)有3個(gè)方面：一是從FPGA中獲得19位的二進(jìn)制數(shù)據(jù)，并控制FPGA的工作；二是對(duì)所獲得的數(shù)據(jù)進(jìn)行處理(完全有軟件實(shí)現(xiàn))；三是將經(jīng)過處理后的數(shù)據(jù)送給LED數(shù)碼管顯示。s。計(jì)數(shù)，計(jì)數(shù)值為：N1=50 ms /=500 000然而 218=262 144。 = 10 MHz的時(shí)鐘脈沖作為時(shí)標(biāo)信號(hào)。s則有 Т? = 0. 278 181。MCU從FPGA獲取數(shù)據(jù)，并經(jīng)過CPU計(jì)算、轉(zhuǎn)換等有關(guān)處理后，得到信號(hào)的頻率和相位差并送進(jìn)LED數(shù)碼管顯示.待測(cè)信號(hào)1待測(cè)信號(hào)2AT89C51FPGA顯 示 器整 形 電路整 形 電路 圖22以MUC和FPGA相結(jié)合的實(shí)現(xiàn)方案框圖因?yàn)樵O(shè)計(jì)任務(wù)要求，相位差測(cè)量絕對(duì)誤差△?≤2176。但是，該系統(tǒng)不一定能滿足設(shè)計(jì)課題要求的技術(shù)指標(biāo)，經(jīng)分析計(jì)算得知，以MCU為核心的測(cè)量?jī)x，當(dāng)單片機(jī)的外接晶振為12 MHz時(shí)，計(jì)數(shù)器/定時(shí)器的計(jì)數(shù)誤差為正負(fù)一個(gè)機(jī)器周期，即士1 181。=T?: ? (21)由此可以推導(dǎo)得到 (22) 式(22)說明，相位差?與T?有著一一對(duì)應(yīng)關(guān)系，可以通過測(cè)量時(shí)間差T?及信號(hào)周期T，計(jì)算得到相位差?相位差的測(cè)量本質(zhì)是時(shí)間差T?及信號(hào)周期T的測(cè)量。本設(shè)計(jì)采用AT89C51單片機(jī)和FPGA為核心，利用單片機(jī)進(jìn)行數(shù)據(jù)處理并顯示結(jié)果,軟件采用VHDL和匯編語言實(shí)現(xiàn),構(gòu)成低頻信號(hào)頻率相位測(cè)量?jī)x。（4）相位測(cè)量絕對(duì)誤差≤2186。還有測(cè)量?jī)闪型l信號(hào)的相位差在研究網(wǎng)絡(luò)、系統(tǒng)的頻率特性中具有重要意義。system software are given. The practice shows LhaL Lhe phase measuringinstrument is good in performance and it has been successfully used in Lhe contest oI39。uncLions oI39。 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 中 文 題：基于MCU和FPGA的數(shù)字式相位測(cè)量?jī)x的設(shè)計(jì) 英 文 題：Design of Digital Phase Measuring Instrument Based on MCU and FPGA二零零九年六月東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 扉頁 EAST CHINA INSTITUTE OF TECHNOLOGYCHANGJIANG INSTITUTEGRADUATION PROJECT (PAPER)TITLE: Design of Digital Phase Measuring Instrument Based on MCU and FPGASPECIALIZED: Electronic and Information EngineeringCLASS AND GRADE: 053143 STUDENT NUMBER: 05314321 STUDENT NAME: Zhang yali INSTRUCTS TEACHER: Gao Langqin DATE: 20096東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） Abstract III東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 摘要 摘 要該設(shè)計(jì)采用單片機(jī)與FPGA相結(jié)合的電路實(shí)現(xiàn)方案，很好地發(fā)揮了FPGA運(yùn)算速度快、資源豐富、編程方便的特點(diǎn)，并利用了單片機(jī)較強(qiáng)的運(yùn)算、控制功能，使得整個(gè)系統(tǒng)模塊化、硬件電路簡(jiǎn)單、使用操作方便。關(guān)鍵詞: 單片機(jī)； 設(shè)計(jì)方案； 相位測(cè)量?jī)x東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 目錄 Abstract The bination of MCU and FPGA is adopted in the design. The system exerts FPGA’、characteristics of high operating speed,rich resource and convenient programming. The powerful operation and control I39。 hardware and software are mainly introduced in Lhe paper. The detailed hardware circuits and main program oI39。低頻數(shù)字式相位測(cè)試儀在工業(yè)領(lǐng)域中是經(jīng)常用到的一般測(cè)量工具，比如在電力系統(tǒng)中電網(wǎng)并網(wǎng)合閘時(shí)，要求兩電網(wǎng)的電信號(hào)相同，這就要求精確的測(cè)量?jī)晒ゎl信號(hào)之間的相位差。（3）允許兩路輸入正弦信號(hào)峰一峰值可分別在1～5V范圍內(nèi)變化。分辨率為0. 1186。不妨令被測(cè)信號(hào)周期為T，相位差為?，相位差?對(duì)應(yīng)的時(shí)間差是Т?則有比例關(guān)系式 T: 360 186。2. 1 以MCU為核心的實(shí)現(xiàn)方案 測(cè)量工作原理兩路待測(cè)信號(hào)經(jīng)整形后變成了矩形波信號(hào)I、V，且可以認(rèn)為I和V是同頻率的不同相位的波形MCUINTi待測(cè)電路1 I顯示鑒相器整形電路鍵盤整形電路待測(cè)電路2 V 圖21以MCU為核心的相位測(cè)量?jī)x原理框圖以上所討論的單片機(jī)系統(tǒng)可以實(shí)現(xiàn)對(duì)頻率的測(cè)量和對(duì)相位差的測(cè)量功能。而且，在同一個(gè)單片機(jī)應(yīng)用系統(tǒng)中實(shí)現(xiàn)頻率和相位差的測(cè)量，設(shè)計(jì)程序也相當(dāng)復(fù)雜 2. 2 以MCU與FPGA相結(jié)合的實(shí)現(xiàn)方案設(shè)計(jì)思路：如圖21所示：讓FPGA實(shí)現(xiàn)數(shù)據(jù)的采集，即將待測(cè)信號(hào)的頻率f 、兩路輸入信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差T?分別轉(zhuǎn)換為二進(jìn)制數(shù)據(jù)，供MCU讀取使用。:50181。s，即頻率f。對(duì)于被測(cè)信