【正文】 THERS= N_ST=ST0。 WHEN ST4=IF DATAIN=11 THEN N_ST=ST0。 WHEN ST3= IF DATAIN=00 THEN N_ST=ST4。 WHEN ST2= IF DATAIN=01 THEN N_ST=ST3。 WHEN ST1= IF DATAIN=11 THEN N_ST=ST2。 COM: PROCESS(C_ST,DATAIN) BEGIN CASE C_ST IS WHEN ST0= IF DATAIN=10 THEN N_ST=ST1。139。 THEN C_ST=ST0。 ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4)。 ENTITY MOORE1 IS PORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0)?！? end two。 then c=a。 else c:=b。)”改成“)” end sam2。 sel:in std_loglc。 將“c=a+b”改成“c:=a+b” end。 end if。 68 判斷下面三個程序中是否有錯誤，若有則指出錯誤所在，并給出完整程序。 END。 THEN =(OTHERS=‘0’)。 Q1=。 BEGIN PROCESS(RST) BEGIN IF RST’EVENT AND RST=‘139。第二種方法：Q=(OTHERS=‘0’)；其中 OTHERS=‘0’不需要給出信號 Q 的位寬度，即可對 Q 清零。變量的主要作用是在進程中作為臨時的數(shù)據(jù)存儲單元。 64 說明信號和變量的功能特點，以及應用上的異同點。END ONE。END IF。139。)。 BEGINIF RST=39。 SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0。USE 。u3: LK35 PORT MAP (A1=BB,A2=CC,CLK=INCK, Q1=DD,Q2=OUT1)；u4: MUX21 PORT MAP (B=AA,A=DD,S=BB,C=E)。SIGNAL AA,BB,CC,DD: STD_LOGIC。COMPONENT MUX21調(diào)用二選一選擇器聲明語句PORT(B,A:IN STD_LOGIC。COMPONENT D 調(diào)用 D 觸發(fā)器聲明語句PORT(D,C:IN STD_LOGIC。ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 調(diào)用 LK35 聲明語句PORT(A1,A2:IN STD_LOGIC。ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC。，寫出頂層文件 的 VHDL 設計文件。u2: h_subber PORT MAP(x=d,y=sub_in,diff=diffr,s_out=f)。c:OUT STD_LOGIC)。ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC。 USE 。END PROCESS。s_out=39。s_out=39。s_out=39。s_out=39。BEGINxyz = x amp。ENTITY h_subber ISPORT(x,y:IN STD_LOGIC。END ARCHITECTURE one。ENTITY or2a ISPORT(a,b:IN STD_LOGIC。要求： (1) 首先設計 1 位半減器，然后用例化語句將它們連接起來，圖 332 中 h_suber 是半減器，diff 是輸出差，s_out 是借位輸出，sub_in 是借位輸入。PR02: PROCESS(CLK0)BEGINOUT1=Q。BEGINPR01: PROCESS(CLK0)BEGINIF CLK ‘EVENT AND CLK=’1’THEN Q=NOT(CL OR Q)。 輸入選擇信號 CLK0:IN STD_LOGIC。 D 觸發(fā)器的時序電路，試寫出此電路的 VHDL 設計文件。ELSE outy=tmp。When others =null。輸出端END ENTITY。USE 。和 y=39。和39。END PROCESS。WHEN “10” = y=c。 輸入信號 y:OUT STD_LOGIC)。LIBRARY IEEE。ELSE y=NULL。ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S=00) THEN y=a。ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。139。039。139。039。 42. 圖 330 所示的是 4 選 1 多路選擇器，試分別用 IF_THEN 語句和 CASE 語句的表達方式寫出此電路的 VHDL 程序。 使能端 output : OUT STD_LOGIC ) 。 37 請參閱相關資料，并回答問題：按本章給出的歸類方式，將基于乘積項的可編程邏輯結(jié)構(gòu)的 PLD 器件歸類為 CPLD；將基于查找表的可編程邏輯結(jié)構(gòu)的 PLD 器什歸類為FPGA，那么，APEX 系列屬于什么類型 PLD 器件? MAX II 系列又屬于什么類型的 PLD 器件?為什么? P54~56答：APEX(Advanced Logic Element Matrix)系列屬于 FPGA 類型 PLD 器件；編程信息存于 SRAM 中。編程信息是保存在 SRAM 中的，SRAM 在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。CPLD 一股使用此技術(shù)進行編程。 35 與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點? P47~50答：使用 BST（邊界掃描測試）規(guī)范測試，不必使用物理探針 ，可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù)據(jù)。說明 GAL 是怎樣實現(xiàn)可編程組合電路與時序電路的 ? 答： GAL（通用陣列邏輯器件）是通過對其中的 OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復合模式、簡單模式） ，實現(xiàn)組合電路與時序電路設計的。 P19~23答：基于 FPGA/CPLD 的 EDA 設計流程中所涉及的 EDA 工具有：設計輸入編輯器（作用：接受不同的設計輸入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL 的文本輸入方式 。半定制法是一種約束性設計方式，約束的目的是簡化設計，縮短設計周期，降低設計成本，提高設計正確率。硬 IP 提供設計的最終階段產(chǎn)品：掩模。 P13~16答： (原理圖/HDL 文本編輯)；；3. 適配 ；；程下載； 。綜合器具有更復雜的工作環(huán)境，綜合器在接受 VHDL 程序并準備對其綜合前，必須獲得與最終實現(xiàn)設計電路硬件特征相關的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將 VHDL 程序轉(zhuǎn)化成電路實現(xiàn)的相關信息 。(2) 從算法表示轉(zhuǎn)換到寄存器傳輸級(RegisterTransport Level， RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。綜合器將 VHDL 程序轉(zhuǎn)化的目標是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足 VHDL 設計程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨立性。第一章 11 EDA 技術(shù)與 ASIC 設計和 FPGA 開發(fā)有什么關系? P3~4答：利用 EDA 技術(shù)進行電子系統(tǒng)設計的最后目標是完成專用集成電路 ASIC 的設計和實現(xiàn)；FPGA 和 CPLD 是實現(xiàn)這一途徑的主流器件。 12 與軟件描述語言相比，VHDL 有什么特點? P6答：編譯器將軟件程序翻譯成基于某種特定 CPU 的機器代碼，這種代碼僅限于這種 CPU而不能移植，并且機器代碼不代表硬件結(jié)構(gòu)，更不能改變 CPU 的硬件結(jié)構(gòu)，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用。有哪些類型? 答：(1)從自然語言轉(zhuǎn)換到 VHDL 語言算法表示，即 自然語言綜合。綜合在電子設計自動化中的地位是什么? 答：是核心地位（見圖 13） 。第二章 21 敘述 EDA 的 FPGA/CPLD 設計流程。固 IP 是完成了綜合的功能塊，具有較大的設計深度，以 網(wǎng)表文件的形式提交客戶使用。全定制方法是一種基于晶體管級的，手工設計版圖的制造方法。 25 簡述在基于 FPGA/CPLD 的 EDA 設計流程中所涉及的 EDA 工具，及其在整個流程中的作用。 P34~36OLMC 有何功能? 答：OLMC 單元設有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。 34 FPGA 系列器件中的 LAB 有何作用? P43~45答：FPGA（Cyclone/Cyclone II）系列器件主