arm7tdmi總線接口-全文預(yù)覽
【正文】 DMI的軟件調(diào)試。 ? 可以選擇 (ISYNC – 輸入 ) 同步或異步時序。 ? nTRANS – 輸出 ? 低有效，指示處理器處于 ?user mode?. ? nM[4:0] – 輸出 ? 當(dāng)前操作模式，即 User, FIQ, IRQ, Supervisor, Abort, System or Undefined. ? ABORT – 輸入 ? 指示請求的訪問不容許。 LDR 指令在周期 5 和 6 譯碼執(zhí)行。 R2與 R4邏輯或操作，結(jié)果存入 R2 MOV PC, R14。 ? D[31:0] 可以變?yōu)橛行?，直到連續(xù)（ S） 周期的結(jié)束（ MCLK的下降沿），而不增加等待狀態(tài)。 ? 可以在內(nèi)部周期期間啟動對在內(nèi)部周期期間的地址位置的訪問。 31 TM 31 12v05 ARM7TDMI Bus Interface 內(nèi)部（ I ） 周期 nMREQ A[31:0] A MCLK SEQ I Cycle 32 TM 32 12v05 ARM7TDMI Bus Interface 合并的 IS 周期 (1) ? 處理器執(zhí)行內(nèi)部操作。 ? nMREQ = 1 指示處理器沒有存儲器訪問操作執(zhí)行。 28 TM 28 12v05 ARM7TDMI Bus Interface 典型的 N 周期 MCLK nMREQ SEQ A[31:0] D[31:0] nRAS nCAS N Cycle (DRAM Row Address Strobe) (DRAM Column Address Strobe) ? MCLK 可以擴展，通過停止 MCLK 或者聲明 nWAIT。 ? A[31:0] 在接下來的周期的相位 2階段有效。 ? 協(xié)處理器寄存器傳送 (C). ? 處理器和協(xié)處理器之間通訊，不涉及存儲器訪問，但 D[31:0] 用于傳送數(shù)據(jù)。 ? 字節(jié)數(shù)據(jù)的取操作取決于 Endian 配置和 A[1:0]的狀態(tài)。 ? 高 Thumb 狀態(tài)， 低 ARM 狀態(tài) MCLK nMREQ, SEQ A[31:0] nWAIT TBIT D[31:0] MAS[1:0] ARM Instr. T Instr. 01 Half Word 10 Word NCycle BX Instr. Destination Address 23 TM 23 12v05 ARM7TDMI Bus Interface 取指 ? 在 ARM狀態(tài)，指令是字（ 32位 ） ? 在 THUMB狀態(tài)，指令是半字（ 16位） ? 指令可以從 32位數(shù)據(jù)總線的高或低半段取得。 ? SEQ – 輸出 : 連續(xù)地址訪問 ? 高有效，指示在接下來的周期中地址不變或大一個操作數(shù)（字或半字） ? nRW – 輸出 : 非讀 /寫 ? 區(qū)分存儲器讀寫訪問 ? LOCK – 輸出 : 鎖定操作 ? 指示一條交換指令正在執(zhí)行，接下來的兩個處理器總線周期是不可見的。 ? 僅用于已有的系統(tǒng)設(shè)計，因為它比 APE更復(fù)雜。 ? 任何一個信號都可以連接到在數(shù)據(jù)訪問期間需要穩(wěn)定地址的設(shè)備。 ? 地址時序可以通過 APE（ 或 ALE） 移位。 ? nENOUT – 輸出 (和 nENIN – 輸入 ) : 數(shù)據(jù)總線控制 ? 如果采用片外雙向數(shù)據(jù)總線的話，可以用來控制數(shù)據(jù)總線的方向。 5 TM 5 12v05 ARM7TDMI Bus Interface MCLK nWAIT 時鐘控制 nWAIT 控制 Phase 1 Phase 2 Phase 2 Phase 1 ph2 Internal Clock ECLK ph1 Internal Clock 6 TM 6 12v05 ARM7TDMI Bus Interface 時鐘控制 – 擴展 MCLK MCLK nWAIT Phase 1 Phase 2 Phase 2 Phase 1 ph2 Internal Clock ECLK ph1 Internal Clock 7 TM 7 12v05 ARM7TDMI Bus Interface 數(shù)據(jù)總線 ? 32 位 雙或單向數(shù)據(jù)總線 ? BUSEN = 0 配置雙向數(shù)據(jù)總線。 ? 在正常和調(diào)試狀態(tài)下反映內(nèi)部時鐘。 ? nWAIT – 輸入 ? 在 ARM內(nèi)部與 MCLK相與。 ? 靜態(tài)設(shè)計的 ARM通過延長時鐘周期來訪問慢速的設(shè)備。 ? ECLK – 輸出 ? 核心邏輯的時鐘的輸出。 ? 處理器內(nèi)部工作周期。 ? 寫入數(shù)據(jù)在相位 1改變，保持穩(wěn)定貫穿相位 2。 ? 流水線地址。 11 TM 11 12v05 ARM7TDMI Bus Interface 地址總線控制 ? APE 和 ALE – 輸入 ? ARM 建議兩個信號都為高，以便有最長的時間進行地址譯碼。 ? ALE : 地址鎖存使能 ? 控制對 A[31： 0]的透明鎖存。 15 TM 15 12v05 ARM7TDMI Bus Interface 總線三態(tài)控制 (2) ABE DBE D[31:0] (out) A[31:0] TBE 16 TM 16 12v05 ARM7TDMI Bus Interface 存儲器訪問控制 ? nMREQ – 輸出 : 存儲器請求 . ? 低有效，指示在接下來的周期中進行存儲器訪問。 17 TM 17 12v05 ARM7TDMI Bus Interface 存儲器控制 nRW MAS[1:0] ? MAS[1:
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