【正文】 自動化程度高、設計周期短、設計效率高，十分適合利用功能強大的EDA工具進行ASIC的設計。標準單元法設計ASIC的優(yōu)點是：（1）比門陣列法具有更加靈活的布圖方式。這些單元的邏輯功能、電性能及幾何設計規(guī)則等都已經過分析和驗證。這種設計方式涉及的工藝少、模式規(guī)范、設計自動化程度高、設計周期短、造價低，且適合于小批量的ASIC設計。除金屬連線及引線孔以外的各層版圖圖形均固定不變，只剩下一層或兩層金屬鋁連線及孔的掩膜需要根據用戶電路的不同而定制。ASIC的半定制法是一種約束性設計方式，約束的目的是簡化設計，縮短設計周期，降低設計成本，提高設計正確率。設計者需要使用全定制版圖設計工具來完成，設計者必須考慮晶體管版圖的尺寸、位置、互連線等技術細節(jié)，并據此確定整個電路的布局布線，以使設計的芯片的性能、面積、功耗、成本達到最優(yōu)。ASIC分類大致如圖16所示，分為數字ASIC、模擬ASIC和數?；旌螦SIC。當然也有從下載方式上分的。通常，將對CPLD的下載稱為編程（Program），對FPGA中的SRAM進行直接下載的方式稱為配置（Configure），但對于反熔絲結構和Flash結構的FPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。直接進行功能仿真的好處是設計耗時短，對硬件庫、綜合器等沒有任何要求。綜合后所得的EDIF等網表文件通常作為FPGA適配器的輸入文件，產生的仿真網表文件中包含了精確的硬件延遲信息。圖15所示的時序與功能門級仿真通常由PLD公司的EDA開發(fā)工具直接提供（當然也可以選用第三方的專業(yè)仿真工具），它可以完成兩種不同級別的仿真測試。適配完成后可以利用適配所產生的仿真文件作精確的時序仿真，同時產生可用于編程的文件。適配所選定的目標器件（FPGA/CPLD芯片）必須屬于原綜合器指定的目標器件系列。由此可見，綜合器工作前，必須給定最后實現的硬件結構參數，它的功能就是將軟件描述與給定的硬件結構用某種網表文件的方式對應起來，成為相應的映射關系。當輸入的HDL文件在EDA工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求HDL源文件中的語句都是可綜合的。可以說，應用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術的應用和發(fā)展打開了一個廣闊的天地。用原理圖表達的輸入方法的優(yōu)點是顯而易見的，如設計者進行電子線路設計不需要增加新的諸如HDL等的相關知識；設計過程形象直觀，適用于初學或教學演示；對于較小的電路模型，其結構與實際電路十分接近，設計者易于把握電路全局；由于設計方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。狀態(tài)圖輸入方法就是根據電路的控制條件和不同的轉換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網表。對于目前流行的用于FPGA開發(fā)的EDA軟件，圖15所示的設計流程具有一般性。至于硬件系統(tǒng)測試，由于現在的許多系統(tǒng)主板不但層數多，而且許多器件都是BGA（BallGrid Array）封裝，所有引腳都在芯片的底面，焊接后普通的儀器儀表無法接觸到所需要的信號點，因此無法測試。良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。（5）無論傳統(tǒng)的應用電子系統(tǒng)設計得如何完美，使用了多么先進的功能器件，都掩蓋不了一個無情的事實，即該系統(tǒng)對于設計者來說，沒有任何自主知識產權可言，因為系統(tǒng)中的關鍵性的器件往往并非出自設計者之手，這將導致該系統(tǒng)在許多情況下的應用直接受到限制。（3）某些HDL語言也是文檔型的語言（如VHDL），極大地簡化設計文檔的管理。● 只有在設計出樣機或生產出芯片后才能進行實測?！?復雜電路的設計、調試十分困難。與其它的硬件描述語言相比，VHDL具有較強的行為仿真級與綜合級的建模功能，這種能遠離具體硬件，基于行為描述方式的硬件描述語言恰好滿足典型的自頂向下設計方法，因而能順應EDA技術發(fā)展的趨勢，解決現代電子設計應用中出現的各類問題。這些仿真的成功完成稱為ASIC sign off。（10）門級時序仿真。（8）功能仿真。（7）測試向量生成。盡管VHDLRTL級模型是可綜合的，但對它的功能仿真仍然與硬件無關，仿真結果表達的是可綜合模型的邏輯功能。因為利用VHDL的可綜合的語句同樣可以對電路方便地進行行為描述，而目前許多主流的VHDL綜合器都能將其綜合成RTL級，乃至門級模型。這一過程與最終實現的硬件沒有任何關系，也不考慮硬件實現中的技術細節(jié)，測試結果主要是對系統(tǒng)純功能行為的考察，其中許多VHDL的語句表達主要為了方便了解系統(tǒng)在各種條件下的功能特性，而不可能用真實的硬件來實現。有的VHDL模型既可用來仿真，也可作為實際電路的一部分。在行為模型的建立過程中，如果最終的系統(tǒng)中包括目標ASIC或FPGA以外的電路器件，如RAM、ROM、接口器件或某種單片機，也同樣能建立一個完整統(tǒng)一的系統(tǒng)行為模型而進行整體仿真。 EDA技術設計流程圖14給出了自頂向下設計流程的框圖說明，它包括以下設計階段：（1）提出設計說明書，即用自然語言表達系統(tǒng)項目的功能特點和技術參數等。因此，EDA設計方法里十分強調將前一個VHDL模型重用的方法。因此，在設計周期中，要根據仿真的結果進行優(yōu)化和升級，以及對模型及時的修改，以改進系統(tǒng)或子系統(tǒng)的功能，更正設計錯誤，提高目標系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。應用VHDL進行自頂向下的設計，就是使用VHDL模型在所有綜合級別上對硬件設計進行說明、建模和仿真測試。當今，自頂向下的設計方法已經是EDA技術的首選設計方法，是ASIC或FPGA開發(fā)的主要設計手段。在這個設計過程中的任一時刻，最底層目標器件的更換，或某些技術參數不滿足總體要求，或缺貨，或由于市場競爭的變化，臨時提出降低系統(tǒng)成本，提高運行速度等不可預測的外部因素，都將可能使前面的工作前功盡棄。例如，對于一般電子系統(tǒng)的設計，使用自底向上的設計方法，必須首先決定使用的器件類別和規(guī)格，如74系列的器件、某種RAM和ROM、某類CPU或單片機以及某些專用功能芯片等；然后是構成多個功能模塊，如數據采集控制模塊、信號處理模塊、數據交換和接口模塊等，直至最后利用它們完成整個系統(tǒng)的設計。對此，設計者應給予充分的注意?，F在的許多綜合器還允許設計者指定在做映像優(yōu)化時綜合器應付出多大“努力”；“努力”一般可分為低、中、高三檔。每種運算都可用多種方法實現，如加法可實現方案有多種，有的面積小，速度慢；有的速度快，面積大。一般地，約束條件可以分為3種，即設計規(guī)則、時間約束、面積約束。綜合的結果具有相對獨立性。此外，編譯器作為一種軟件的運行，除了某種單一目標器件，即CPU的硬件結構外，不需要任何與硬件相關的器件庫和工藝庫參與編譯。前一種情況在于設計者可以將精力主要集中于系統(tǒng)級問題上，而由于不必關心低級層次的設計所面臨的細節(jié)問題，在高抽象層次上進行設計和編程將花費較少的時間和精力，并且減少錯誤的發(fā)生。有了對應的配置文件，就可以使對應的FPGA變成具有專門功能的電路器件?！?從算法表述轉換到寄存器傳輸級（Register Transfer Level，RTL）表述，即從行為域到結構域的綜合，是行為綜合。對于電子設計領域的綜合概念可以表示為：將用行為和功能層次表達的電子系統(tǒng)轉換為低層次的便于具體實現的模塊組合裝配而成的過程。因此，VHDL在支持各種模式的設計方法、自頂向下與自底向上或混合方法方面，在面對當今許多電子產品生命周期的縮短，需要多次重新設計以融入最新技術，改變工藝等方面都表現了良好的適應性?，F在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。但到了20世紀90年代初，人們發(fā)現，VHDL不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設計工具；可以利用軟件工具將VHDL源碼自動地轉化為文本方式表達的基本邏輯組件連接圖，即網表文件。自IEEE公布了VHDL的標準版本（IEEE Std 1076）之后，各EDA公司相繼推出了自己的VHDL設計環(huán)境，或宣布自己的設計工具支持VHDL。而SystemVerilog和SystemC這兩種HDL語言還處于完善過程中。Xilinx、Atmel和Altera公司已經推出了這方面的器件，如Virtex4系列、Excalibur（含ARM核）和Stratix II系列等。標準單元ASIC設計與FPGA設計開發(fā)的流程相近。在設計者一級，庫包括不同復雜性的邏輯組件：SSI邏輯塊、MSI邏輯塊、數據通道模塊、存儲器、IP，以及系統(tǒng)級模塊。但是 MPGA與FPGA完全不同，它不是用戶可編程的，也不屬于可編程邏輯范疇，而是實際的ASIC。ASIC大致分為門陣列ASIC、標準單元ASIC和全定制ASIC。1．超大規(guī)?？删幊踢壿嬈骷﨔PGA（Field Programmable Gate Array）和CPLD（Complex Programmable Logic Device）是實現這一途徑的主流器件，它們的特點是直接面向用戶，具有極大的靈活性和通用性，使用方便，硬件測試和實現快捷，開發(fā)效率高，成本低，上市時間短，技術維護簡單，工作可靠性好等。實現目標的前面兩項可以歸結為專用集成電路ASIC的設計和實現（如圖11所示），ASIC是最終的物理平臺，集中容納了用戶通過EDA技術將電子應用系統(tǒng)的既定功能和技術指標具體實現的硬件實體。 電子設計自動化應用對象一般地說，利用EDA技術進行電子系統(tǒng)設計，最后實現的目標是以下3種?！?基于EDA的用于ASIC設計的標準單元已涵蓋大規(guī)模電子系統(tǒng)及復雜IP核模塊。● 在仿真和設計兩方面支持標準硬件描述語言且功能強大的EDA軟件不斷推出。● 在FPGA上實現DSP（數字信號處理）應用成為可能，用純數字邏輯進行DSP模塊的設計，使得高速DSP實現成為現實，并有力地推動了軟件無線電技術的實用化和發(fā)展。進入20世紀90年代，隨著硬件描述語言的標準化得到進一步的確立，計算機輔助工程、輔助分析和輔助設計在電子技術領域獲得更加廣泛的應用，與此同時，電子技術在通信、計算機及家電產品生產中的市場需求和技術需求，也極大地推動了全新的電子設計自動化技術的應用和發(fā)展。而在后期，CAD的概念已見雛形，這一階段人們開始利用計算機取代手工勞動，輔助進行集成電路版圖編輯、PCB布局布線等工作。正因為EDA技術豐富的內容以及與電子技術各學科領域的相關性，其發(fā)展的歷程同大規(guī)模集成電路設計技術、計算機輔助工程、可編程邏輯器件，以及電子設計技術和工藝的發(fā)展是同步的。在現代技術的所有領域中，縱觀許多得以飛速發(fā)展的科學技術，多為計算機輔助設計，而非自動化設計。另一方面，在現代高新電子產品的設計和生產中，微電子技術和現代電子設計技術是相互促進、相互推動又相互制約的兩個環(huán)節(jié)；前者代表了物理層在廣度和深度上硬件電路實現的發(fā)展，后者則反映了現代先進的電子理論、電子技術、仿真技術、設計工藝和設計技術與最新的計算機軟件技術有機的融合和升華。集成電路設計正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展；專用集成電路ASIC（Application Specific Integrated Circuit）的設計成本不斷降低，在功能上，現代的集成電路已能夠實現單片電子系統(tǒng)SOC（System On a Chip）。微電子技術的進步表現在大規(guī)模集成電路加工技術即半導體工藝技術的發(fā)展上，使得表征半導體工藝水平的線寬已經達到了90nm，并還在不斷地縮小，在硅片單位面積上，集成了更多的晶體管。EDA技術使得設計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實現，這是電子設計技術的一個巨大進步。因此EDA技術為現代電子理論和設計的表達與實現提供了可能性。它融合多學科于一體，又滲透于各學科之中，打破了軟件和硬件間的壁壘，使計算機的軟件技術與硬件實現、設計效率和產品性能合二為一，它代表了電子設計技術和應用技術的發(fā)展方向?？删幊踢壿嫾夹g及其器件已經問世，計算機作為一種運算工具已在科研領域得到廣泛應用。特別是各種硬件描述語言的出現、應用和標準化方面的重大進步，為電子設計自動化必須解決的電路建模、標準文檔及仿真測試奠定了基礎。EDA技術在進入21世紀后，得到了更大的發(fā)展，突出表現在以下幾個方面。● 使電子設計成果以自主知識產權的方式得以明確表達和確認成為可能?！?更大規(guī)模的FPGA和CPLD器件的不斷推出?！?系統(tǒng)級、行為驗證級硬件描述語言出現（如System C），使復雜電子系統(tǒng)的設計和驗證趨于簡單?！?PCB（印制電路板）。下面主要介紹FPGA/CPLD與ASIC。2．半定制或全定制ASIC根據實現的工藝，基于EDA設計技術的半定制或全定制ASIC可統(tǒng)稱為掩膜（MASK）ASIC，或直接稱ASIC。由于有掩膜的創(chuàng)建過程，門陣列有時也稱掩膜可編程門陣列（MPGA）。標準單元ASIC目前大部分ASIC是使用庫中的不同大小的標準單元設計的，這類芯片一般稱作基于單元的集成電路（Cellbased Integrated Circuits，CBIC）。當該單元用于設計時，通過EDA軟件產生的網表文件將單元布局塊“粘貼”到芯片布局之上的單元行上。3．混合ASIC混合ASIC（不是指數?；旌螦SIC）主要指既具有面向用戶的FPGA可編程功能和邏輯資源，同時也含有可方便調用和配置的硬件標準單元模塊，如CPU、RAM、ROM、硬件加法器、乘法器、鎖相環(huán)等。其中VHDL、Verilog在現在EDA設計中使用最多，也擁有幾乎所有的主流EDA工具的支持。從此，VHDL成為硬件描述語言的業(yè)界標準之一。由于創(chuàng)建VHDL的最初目標是用于標準文檔的建立和電路功能模擬，其基本想法是在高層次上描述系統(tǒng)和組件的行為。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展了VHDL的內容，公布了新版本的VHDL，即IEEE標準的10761993版本。VHDL具有與具體硬件電路無關和與設計平臺無關的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結構化設計方面，表現了強大的生命力