【正文】 兩層金屬鋁連線及孔的掩膜需要根據(jù)用戶電路的不同而定制。設(shè)計者需要使用全定制版圖設(shè)計工具來完成，設(shè)計者必須考慮晶體管版圖的尺寸、位置、互連線等技術(shù)細節(jié)，并據(jù)此確定整個電路的布局布線，以使設(shè)計的芯片的性能、面積、功耗、成本達到最優(yōu)。當然也有從下載方式上分的。直接進行功能仿真的好處是設(shè)計耗時短，對硬件庫、綜合器等沒有任何要求。圖15所示的時序與功能門級仿真通常由PLD公司的EDA開發(fā)工具直接提供（當然也可以選用第三方的專業(yè)仿真工具），它可以完成兩種不同級別的仿真測試。適配所選定的目標器件（FPGA/CPLD芯片）必須屬于原綜合器指定的目標器件系列。當輸入的HDL文件在EDA工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求HDL源文件中的語句都是可綜合的。用原理圖表達的輸入方法的優(yōu)點是顯而易見的，如設(shè)計者進行電子線路設(shè)計不需要增加新的諸如HDL等的相關(guān)知識；設(shè)計過程形象直觀，適用于初學(xué)或教學(xué)演示；對于較小的電路模型，其結(jié)構(gòu)與實際電路十分接近，設(shè)計者易于把握電路全局；由于設(shè)計方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。對于目前流行的用于FPGA開發(fā)的EDA軟件，圖15所示的設(shè)計流程具有一般性。良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。（3）某些HDL語言也是文檔型的語言（如VHDL），極大地簡化設(shè)計文檔的管理?！?復(fù)雜電路的設(shè)計、調(diào)試十分困難。這些仿真的成功完成稱為ASIC sign off。（8）功能仿真。盡管VHDLRTL級模型是可綜合的，但對它的功能仿真仍然與硬件無關(guān)，仿真結(jié)果表達的是可綜合模型的邏輯功能。這一過程與最終實現(xiàn)的硬件沒有任何關(guān)系，也不考慮硬件實現(xiàn)中的技術(shù)細節(jié)，測試結(jié)果主要是對系統(tǒng)純功能行為的考察，其中許多VHDL的語句表達主要為了方便了解系統(tǒng)在各種條件下的功能特性，而不可能用真實的硬件來實現(xiàn)。在行為模型的建立過程中，如果最終的系統(tǒng)中包括目標ASIC或FPGA以外的電路器件，如RAM、ROM、接口器件或某種單片機，也同樣能建立一個完整統(tǒng)一的系統(tǒng)行為模型而進行整體仿真。因此，EDA設(shè)計方法里十分強調(diào)將前一個VHDL模型重用的方法。應(yīng)用VHDL進行自頂向下的設(shè)計，就是使用VHDL模型在所有綜合級別上對硬件設(shè)計進行說明、建模和仿真測試。在這個設(shè)計過程中的任一時刻，最底層目標器件的更換，或某些技術(shù)參數(shù)不滿足總體要求，或缺貨，或由于市場競爭的變化，臨時提出降低系統(tǒng)成本，提高運行速度等不可預(yù)測的外部因素，都將可能使前面的工作前功盡棄。對此，設(shè)計者應(yīng)給予充分的注意。每種運算都可用多種方法實現(xiàn)，如加法可實現(xiàn)方案有多種，有的面積小，速度慢；有的速度快，面積大。綜合的結(jié)果具有相對獨立性。前一種情況在于設(shè)計者可以將精力主要集中于系統(tǒng)級問題上，而由于不必關(guān)心低級層次的設(shè)計所面臨的細節(jié)問題，在高抽象層次上進行設(shè)計和編程將花費較少的時間和精力，并且減少錯誤的發(fā)生。● 從算法表述轉(zhuǎn)換到寄存器傳輸級（Register Transfer Level，RTL）表述，即從行為域到結(jié)構(gòu)域的綜合，是行為綜合。因此，VHDL在支持各種模式的設(shè)計方法、自頂向下與自底向上或混合方法方面，在面對當今許多電子產(chǎn)品生命周期的縮短，需要多次重新設(shè)計以融入最新技術(shù)，改變工藝等方面都表現(xiàn)了良好的適應(yīng)性。但到了20世紀90年代初，人們發(fā)現(xiàn)，VHDL不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設(shè)計工具；可以利用軟件工具將VHDL源碼自動地轉(zhuǎn)化為文本方式表達的基本邏輯組件連接圖，即網(wǎng)表文件。而SystemVerilog和SystemC這兩種HDL語言還處于完善過程中。標準單元ASIC設(shè)計與FPGA設(shè)計開發(fā)的流程相近。但是 MPGA與FPGA完全不同，它不是用戶可編程的，也不屬于可編程邏輯范疇，而是實際的ASIC。1．超大規(guī)?？删幊踢壿嬈骷﨔PGA（Field Programmable Gate Array）和CPLD（Complex Programmable Logic Device）是實現(xiàn)這一途徑的主流器件，它們的特點是直接面向用戶，具有極大的靈活性和通用性，使用方便，硬件測試和實現(xiàn)快捷，開發(fā)效率高，成本低，上市時間短，技術(shù)維護簡單，工作可靠性好等。 電子設(shè)計自動化應(yīng)用對象一般地說，利用EDA技術(shù)進行電子系統(tǒng)設(shè)計，最后實現(xiàn)的目標是以下3種?！?在仿真和設(shè)計兩方面支持標準硬件描述語言且功能強大的EDA軟件不斷推出。進入20世紀90年代，隨著硬件描述語言的標準化得到進一步的確立，計算機輔助工程、輔助分析和輔助設(shè)計在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用，與此同時，電子技術(shù)在通信、計算機及家電產(chǎn)品生產(chǎn)中的市場需求和技術(shù)需求，也極大地推動了全新的電子設(shè)計自動化技術(shù)的應(yīng)用和發(fā)展。正因為EDA技術(shù)豐富的內(nèi)容以及與電子技術(shù)各學(xué)科領(lǐng)域的相關(guān)性，其發(fā)展的歷程同大規(guī)模集成電路設(shè)計技術(shù)、計算機輔助工程、可編程邏輯器件，以及電子設(shè)計技術(shù)和工藝的發(fā)展是同步的。另一方面，在現(xiàn)代高新電子產(chǎn)品的設(shè)計和生產(chǎn)中，微電子技術(shù)和現(xiàn)代電子設(shè)計技術(shù)是相互促進、相互推動又相互制約的兩個環(huán)節(jié)；前者代表了物理層在廣度和深度上硬件電路實現(xiàn)的發(fā)展，后者則反映了現(xiàn)代先進的電子理論、電子技術(shù)、仿真技術(shù)、設(shè)計工藝和設(shè)計技術(shù)與最新的計算機軟件技術(shù)有機的融合和升華。微電子技術(shù)的進步表現(xiàn)在大規(guī)模集成電路加工技術(shù)即半導(dǎo)體工藝技術(shù)的發(fā)展上，使得表征半導(dǎo)體工藝水平的線寬已經(jīng)達到了90nm，并還在不斷地縮小，在硅片單位面積上，集成了更多的晶體管。因此EDA技術(shù)為現(xiàn)代電子理論和設(shè)計的表達與實現(xiàn)提供了可能性?？删幊踢壿嫾夹g(shù)及其器件已經(jīng)問世，計算機作為一種運算工具已在科研領(lǐng)域得到廣泛應(yīng)用。EDA技術(shù)在進入21世紀后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個方面。● 更大規(guī)模的FPGA和CPLD器件的不斷推出?！?PCB（印制電路板）。2．半定制或全定制ASIC根據(jù)實現(xiàn)的工藝，基于EDA設(shè)計技術(shù)的半定制或全定制ASIC可統(tǒng)稱為掩膜（MASK）ASIC，或直接稱ASIC。標準單元ASIC目前大部分ASIC是使用庫中的不同大小的標準單元設(shè)計的，這類芯片一般稱作基于單元的集成電路（Cellbased Integrated Circuits，CBIC）。3．混合ASIC混合ASIC（不是指數(shù)?；旌螦SIC）主要指既具有面向用戶的FPGA可編程功能和邏輯資源，同時也含有可方便調(diào)用和配置的硬件標準單元模塊，如CPU、RAM、ROM、硬件加法器、乘法器、鎖相環(huán)等。從此，VHDL成為硬件描述語言的業(yè)界標準之一。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展了VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標準的10761993版本。因此，綜合就是把某些東西結(jié)合到一起，把設(shè)計抽象層次中的一種表述轉(zhuǎn)化成另一種表述的過程。有了版圖信息就可以把芯片生產(chǎn)出來了。如果脫離了已有的硬件環(huán)境（CPU），機器代碼將失去意義。如圖13所示，與編譯器相比，綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并準備對其綜合前，必須獲得最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫的信息，以及獲得優(yōu)化綜合的諸多約束條件。綜合器選擇一種能充分滿足各項約束條件且成本最低的實現(xiàn)方案。以此流程，逐步向上遞推，直至完成整個目標系統(tǒng)的設(shè)計。自頂向下設(shè)計方法的有效應(yīng)用必須基于功能強大的EDA工具、具備集系統(tǒng)描述、行為描述和結(jié)構(gòu)描述功能為一體的VHDL硬件描述語言，以及先進的ASIC制造工藝和FPGA開發(fā)技術(shù)。人為介入的方式主要是根據(jù)仿真的結(jié)果和優(yōu)化的指標來控制邏輯綜合的方式和指向。這些小組可以工作在不同地點，甚至可以分屬不同的單位，最后將不同的模塊集成為最終的系統(tǒng)模型，并對其進行綜合測試和評估。利用這些模型可以將整個電路系統(tǒng)組裝起來。這里應(yīng)該注意的是，VHDL行為代碼是用VHDL中可綜合子集中的語句完成的，即可以最終實現(xiàn)目標器件的描述。在ASIC設(shè)計中，門級電路可以由ASIC庫中的基本單元組成。主要將綜合產(chǎn)生的表達邏輯連接關(guān)系的網(wǎng)表文件，結(jié)合具體的目標硬件環(huán)境進行標準單元調(diào)用、布局、布線和滿足約束條件的結(jié)構(gòu)優(yōu)化配置，即結(jié)構(gòu)綜合。這是對最后完成的硬件系統(tǒng)（如ASIC或FPGA）進行檢查和測試?！?對于IC設(shè)計而言，設(shè)計實現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。對于傳統(tǒng)的設(shè)計方法，如單片機仿真器的使用僅僅只能在最后完成的系統(tǒng)上進行局部的軟件仿真調(diào)試，在整個設(shè)計的中間過程是無能為力的。1．圖形輸入圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。2．硬件描述語言文本輸入這種方式與傳統(tǒng)的計算機軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言（HDL）的電路設(shè)計文本，如VHDL或Verilog的源程序，進行編輯輸入。整個綜合過程就是將設(shè)計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。但時序仿真的仿真文件必須來自針對具體器件的適配器。 下載和硬件測試把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD進行下載，以便進行硬件調(diào)試和驗證（Hardware Debugging）。 專用集成電路設(shè)計流程專用集成電路ASIC（Application Specific Integrated Circuits）是相對于通用集成電路而言的，ASIC主要指用于某一專門用途的集成電路器件。在通用中小規(guī)模集成電路設(shè)計、模擬集成電路，包括射頻級集成器件的設(shè)計，以及有特殊性能要求和功耗要求的電路或處理器中的特殊功能模塊電路的設(shè)計中被廣泛采用。IC廠家根據(jù)網(wǎng)表文件描述的電路連接關(guān)系，完成母片上電路單元的布局及單元間的連線，然后對這部分金屬線及引線孔的圖形進行制版和流片。隔行單元之間的垂直方向互連則必須借用事先預(yù)留在“標準單元”內(nèi)部的走線道（feedthrough）或在兩單元間設(shè)置的“走線道單元”（feedthrough cell）或“空單元”（empty cell）來完成連接。利用這種設(shè)計模式可以很好地解決直接進行ASIC設(shè)計中代價高昂的功能驗證問題和快速的樣品評估問題?？删幊踢壿嬈骷且环N半定制的邏輯芯片，但與門陣列法、標準單元法不同，芯片內(nèi)的硬件資源和連線資源是由廠家預(yù)先制定好的，可以方便地通過編程下載獲得重新配置。圖18 ASIC設(shè)計流程（1）系統(tǒng)規(guī)格說明（System Specification）。對于硬件描述語言描述的設(shè)計模塊需要用綜合器進行綜合獲得具體的電路網(wǎng)表文件，對于原理圖等描述方式描述的設(shè)計模塊經(jīng)簡單編譯后得到邏輯網(wǎng)表文件。版圖設(shè)計完成以后進行版圖驗證，主要包括版圖原理圖比對（LVS）、設(shè)計規(guī)則檢查（DRC）和電氣規(guī)則檢查（ERC）。 面向FPGA的EDA開發(fā)工具EDA工具在EDA技術(shù)應(yīng)用中占據(jù)十分重要的位置，EDA的核心是利用計算機完成電子設(shè)計全程自動化，因此，基于計算機環(huán)境的EDA軟件的支持是必不可少的。 設(shè)計輸入編輯器在以上曾對設(shè)計輸入編輯器或稱設(shè)計輸入環(huán)境作了部分介紹，它們可以接受不同的設(shè)計輸入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。如果要求HDL輸入時有語法色彩提示，可用帶語法提示功能的通用文本編輯器，如UltraEdit、Vim、XEmacs等。硬件描述語言誕生的初衷是用于電路邏輯的建模和仿真的，但直到Synoposys推出了HDL綜合器后，才改變了人們的看法，于是可以將HDL直接用于電路的設(shè)計。對于其它綜合器也都只能支持VHDL中的可綜合子集。HDL綜合器的輸出文件一般是網(wǎng)表文件，如EDIF格式（Electronic Design Interchange Format.）， ，是一種用于設(shè)計數(shù)據(jù)交換和交流的工業(yè)標準文件格式的文件，或是直接用VHDL/Verilog語言表達的標準格式的網(wǎng)表文件，或是對應(yīng)FPGA器件廠商的網(wǎng)表文件，如Xilinx的XNF網(wǎng)表文件。在EDA發(fā)展的初期，快速地進行電路邏輯仿真是當時的核心問題，即使在現(xiàn)在，各設(shè)計環(huán)節(jié)的仿真仍然是整個EDA工程流程中最耗時間的一個步驟，因此仿真器的仿真速度、仿真的準確性、易用性成為衡量仿真器的重要指標。（2）行為級仿真。這些軟件可以單獨或嵌入在廠商的針對自己產(chǎn)品的集成EDA開發(fā)環(huán)境中存在。 下載器（編程器）把設(shè)計下載到對應(yīng)的實際器件，實現(xiàn)硬件設(shè)計。Altera的Quartus II 提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為Altera DSP開發(fā)包進行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。編譯器包括的功能模塊有分析/綜合器（Analysis amp。在許多實用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬件功能。對于使用HDL的設(shè)計，可以使用Quartus II帶有的RTL Viewer觀察綜合后的RTL圖。軟IP通常是以硬件描述語言HDL源文件的形式出現(xiàn)，應(yīng)用開發(fā)過程與普通的HDL設(shè)計也十分相似，只是所需的開發(fā)軟硬件環(huán)境比較昂貴。隨著設(shè)計深度的提高，后續(xù)工序所需要做的事情就越少，當然，靈活性也就越小。標準單元使用者除與Foundry簽訂“標準單元數(shù)據(jù)不擴散協(xié)議”之外，無須另交單元庫的使用費，因此Foundry并沒有直接獲取IP的收益，只是通過擴大營業(yè)間接收到單元庫的IP效益，這就是IP的初級形式。即使是已經(jīng)被廣泛使用的產(chǎn)品，在決定作為IP之前，一般來說也須要再做設(shè)計，使其更易于在系統(tǒng)中嵌入。因此基于晶體管級的IP設(shè)計便成為完成IP設(shè)計的重要的途徑。● 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（DeepSubmicron）工藝，、90nm已經(jīng)走向成熟，在一個芯片上完成的系統(tǒng)級的集成已成為可能?！?計算機硬件平臺性能大幅度提高，為復(fù)雜的SOC設(shè)計提供了物理基礎(chǔ)。例如將可編程邏輯器件嵌入標準單元