【正文】 例如將可編程邏輯器件嵌入標(biāo)準(zhǔn)單元?！?超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（DeepSubmicron）工藝，、90nm已經(jīng)走向成熟，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為可能。即使是已經(jīng)被廣泛使用的產(chǎn)品，在決定作為IP之前，一般來(lái)說(shuō)也須要再做設(shè)計(jì)，使其更易于在系統(tǒng)中嵌入。隨著設(shè)計(jì)深度的提高，后續(xù)工序所需要做的事情就越少，當(dāng)然，靈活性也就越小。對(duì)于使用HDL的設(shè)計(jì)，可以使用Quartus II帶有的RTL Viewer觀察綜合后的RTL圖。編譯器包括的功能模塊有分析/綜合器（Analysis amp。 下載器（編程器）把設(shè)計(jì)下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)。（2）行為級(jí)仿真。HDL綜合器的輸出文件一般是網(wǎng)表文件，如EDIF格式（Electronic Design Interchange Format.）， ，是一種用于設(shè)計(jì)數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)文件格式的文件，或是直接用VHDL/Verilog語(yǔ)言表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件，或是對(duì)應(yīng)FPGA器件廠商的網(wǎng)表文件，如Xilinx的XNF網(wǎng)表文件。硬件描述語(yǔ)言誕生的初衷是用于電路邏輯的建模和仿真的，但直到Synoposys推出了HDL綜合器后，才改變了人們的看法，于是可以將HDL直接用于電路的設(shè)計(jì)。 設(shè)計(jì)輸入編輯器在以上曾對(duì)設(shè)計(jì)輸入編輯器或稱設(shè)計(jì)輸入環(huán)境作了部分介紹，它們可以接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。版圖設(shè)計(jì)完成以后進(jìn)行版圖驗(yàn)證，主要包括版圖原理圖比對(duì)（LVS）、設(shè)計(jì)規(guī)則檢查（DRC）和電氣規(guī)則檢查（ERC）。圖18 ASIC設(shè)計(jì)流程（1）系統(tǒng)規(guī)格說(shuō)明（System Specification）。利用這種設(shè)計(jì)模式可以很好地解決直接進(jìn)行ASIC設(shè)計(jì)中代價(jià)高昂的功能驗(yàn)證問(wèn)題和快速的樣品評(píng)估問(wèn)題。IC廠家根據(jù)網(wǎng)表文件描述的電路連接關(guān)系，完成母片上電路單元的布局及單元間的連線，然后對(duì)這部分金屬線及引線孔的圖形進(jìn)行制版和流片。 專用集成電路設(shè)計(jì)流程專用集成電路ASIC（Application Specific Integrated Circuits）是相對(duì)于通用集成電路而言的，ASIC主要指用于某一專門用途的集成電路器件。但時(shí)序仿真的仿真文件必須來(lái)自針對(duì)具體器件的適配器。整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。1．圖形輸入圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。這是對(duì)最后完成的硬件系統(tǒng)（如ASIC或FPGA）進(jìn)行檢查和測(cè)試。在ASIC設(shè)計(jì)中，門級(jí)電路可以由ASIC庫(kù)中的基本單元組成。利用這些模型可以將整個(gè)電路系統(tǒng)組裝起來(lái)。人為介入的方式主要是根據(jù)仿真的結(jié)果和優(yōu)化的指標(biāo)來(lái)控制邏輯綜合的方式和指向。以此流程，逐步向上遞推，直至完成整個(gè)目標(biāo)系統(tǒng)的設(shè)計(jì)。如圖13所示，與編譯器相比，綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并準(zhǔn)備對(duì)其綜合前，必須獲得最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫(kù)的信息，以及獲得優(yōu)化綜合的諸多約束條件。有了版圖信息就可以把芯片生產(chǎn)出來(lái)了。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本。3．混合ASIC混合ASIC（不是指數(shù)?；旌螦SIC）主要指既具有面向用戶的FPGA可編程功能和邏輯資源，同時(shí)也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊，如CPU、RAM、ROM、硬件加法器、乘法器、鎖相環(huán)等。2．半定制或全定制ASIC根據(jù)實(shí)現(xiàn)的工藝，基于EDA設(shè)計(jì)技術(shù)的半定制或全定制ASIC可統(tǒng)稱為掩膜（MASK）ASIC，或直接稱ASIC?！?更大規(guī)模的FPGA和CPLD器件的不斷推出?？删幊踢壿嫾夹g(shù)及其器件已經(jīng)問(wèn)世，計(jì)算機(jī)作為一種運(yùn)算工具已在科研領(lǐng)域得到廣泛應(yīng)用。微電子技術(shù)的進(jìn)步表現(xiàn)在大規(guī)模集成電路加工技術(shù)即半導(dǎo)體工藝技術(shù)的發(fā)展上，使得表征半導(dǎo)體工藝水平的線寬已經(jīng)達(dá)到了90nm，并還在不斷地縮小，在硅片單位面積上，集成了更多的晶體管。正因?yàn)镋DA技術(shù)豐富的內(nèi)容以及與電子技術(shù)各學(xué)科領(lǐng)域的相關(guān)性，其發(fā)展的歷程同大規(guī)模集成電路設(shè)計(jì)技術(shù)、計(jì)算機(jī)輔助工程、可編程邏輯器件，以及電子設(shè)計(jì)技術(shù)和工藝的發(fā)展是同步的?！?在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言且功能強(qiáng)大的EDA軟件不斷推出。1．超大規(guī)?？删幊踢壿嬈骷﨔PGA（Field Programmable Gate Array）和CPLD（Complex Programmable Logic Device）是實(shí)現(xiàn)這一途徑的主流器件，它們的特點(diǎn)是直接面向用戶，具有極大的靈活性和通用性，使用方便，硬件測(cè)試和實(shí)現(xiàn)快捷，開發(fā)效率高，成本低，上市時(shí)間短，技術(shù)維護(hù)簡(jiǎn)單，工作可靠性好等。標(biāo)準(zhǔn)單元ASIC設(shè)計(jì)與FPGA設(shè)計(jì)開發(fā)的流程相近。但到了20世紀(jì)90年代初，人們發(fā)現(xiàn)，VHDL不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設(shè)計(jì)工具；可以利用軟件工具將VHDL源碼自動(dòng)地轉(zhuǎn)化為文本方式表達(dá)的基本邏輯組件連接圖，即網(wǎng)表文件?！?從算法表述轉(zhuǎn)換到寄存器傳輸級(jí)（Register Transfer Level，RTL）表述，即從行為域到結(jié)構(gòu)域的綜合，是行為綜合。綜合的結(jié)果具有相對(duì)獨(dú)立性。對(duì)此，設(shè)計(jì)者應(yīng)給予充分的注意。應(yīng)用VHDL進(jìn)行自頂向下的設(shè)計(jì)，就是使用VHDL模型在所有綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說(shuō)明、建模和仿真測(cè)試。在行為模型的建立過(guò)程中，如果最終的系統(tǒng)中包括目標(biāo)ASIC或FPGA以外的電路器件，如RAM、ROM、接口器件或某種單片機(jī)，也同樣能建立一個(gè)完整統(tǒng)一的系統(tǒng)行為模型而進(jìn)行整體仿真。盡管VHDLRTL級(jí)模型是可綜合的，但對(duì)它的功能仿真仍然與硬件無(wú)關(guān)，仿真結(jié)果表達(dá)的是可綜合模型的邏輯功能。這些仿真的成功完成稱為ASIC sign off。（3）某些HDL語(yǔ)言也是文檔型的語(yǔ)言（如VHDL），極大地簡(jiǎn)化設(shè)計(jì)文檔的管理。對(duì)于目前流行的用于FPGA開發(fā)的EDA軟件，圖15所示的設(shè)計(jì)流程具有一般性。當(dāng)輸入的HDL文件在EDA工具中檢測(cè)無(wú)誤后，首先面臨的是邏輯綜合，因此要求HDL源文件中的語(yǔ)句都是可綜合的。圖15所示的時(shí)序與功能門級(jí)仿真通常由PLD公司的EDA開發(fā)工具直接提供（當(dāng)然也可以選用第三方的專業(yè)仿真工具），它可以完成兩種不同級(jí)別的仿真測(cè)試。當(dāng)然也有從下載方式上分的。除金屬連線及引線孔以外的各層版圖圖形均固定不變，只剩下一層或兩層金屬鋁連線及孔的掩膜需要根據(jù)用戶電路的不同而定制。（5）標(biāo)準(zhǔn)單元設(shè)計(jì)模式自動(dòng)化程度高、設(shè)計(jì)周期短、設(shè)計(jì)效率高，十分適合利用功能強(qiáng)大的EDA工具進(jìn)行ASIC的設(shè)計(jì)。此外，也不可能用可編程ASIC去取代通用產(chǎn)品，如CPU、單片機(jī)、存儲(chǔ)器等的應(yīng)用?？墒止せ蜃詣?dòng)進(jìn)行版圖規(guī)劃（Floorplanning）、布局（Placement）、布線（Routing）。當(dāng)然這種分類不是絕對(duì)的，還有些輔助的EDA工具沒(méi)有在上面的分類中，如物理綜合器，例如Synplicity的Amplify和Mentor的Precision Physical Synthesis、HDL代碼分析調(diào)試器，例如Debussy、形式驗(yàn)證（Formal Verification）工具。尤其是HDL Designer Series中的各種輸入編輯器，可以接受諸如原理圖、狀態(tài)圖、表格圖等輸入形式，并將它們轉(zhuǎn)成HDL（VHDL/Verilog）文本表達(dá)方式，很好地解決了通用性（HDL輸入的優(yōu)點(diǎn)）與易用性（圖形法的優(yōu)點(diǎn)）之間的矛盾。Leonardo Spectrum作為Mentor的FPGA Adantage中的組成部分，與FPGA Adantage的設(shè)計(jì)輸入管理工具和仿真工具有很好的結(jié)合。它也屬于編譯型仿真器，仿真執(zhí)行速度較快?！?適配技術(shù)報(bào)告文件。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus II允許來(lái)自第三方的EDIF文件輸入，并提供了很多EDA軟件的接口，Quartus II支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（組件）進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問(wèn)題。它有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。從設(shè)計(jì)來(lái)源上說(shuō)，單純靠Foundry設(shè)計(jì)IP模塊已遠(yuǎn)不能滿足系統(tǒng)設(shè)計(jì)師的要求。例如，不同嵌入式處理器協(xié)議的統(tǒng)一、不同IP片內(nèi)結(jié)構(gòu)的統(tǒng)一等問(wèn)題。這是因?yàn)殡m然標(biāo)準(zhǔn)邏輯ASIC芯片尺寸小、功能強(qiáng)大、耗電省，但設(shè)計(jì)復(fù)雜，并且有批量生產(chǎn)要求；可編程邏輯器件開發(fā)費(fèi)用低廉，能在現(xiàn)場(chǎng)進(jìn)行編程，但卻體積大、功能有限，而且功耗較大。當(dāng)然現(xiàn)今也在進(jìn)行將ASIC嵌入可編程邏輯單元的工作。同時(shí)，也使得IC生產(chǎn)線的投資更為巨大。優(yōu)化的目標(biāo)通?？捎谩八淖睢眮?lái)表達(dá)，即芯片的面積最小、運(yùn)算速度最快、功率消耗最低、工藝容差最大。各大FPGA/CPLD廠家繼續(xù)開發(fā)新的商品IP，并且開始提供“硬件”IP，即將一些功能在出廠時(shí)就固化在芯片中。編譯和仿真經(jīng)檢測(cè)無(wú)誤后，便可以將下載信息通過(guò)Quartus II提供的編程器下載入目標(biāo)器件中了。還可以通過(guò)選擇 Compiler Tool （Tools 菜單），在 Compiler Tool窗口中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊。Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。按仿真時(shí)是否考慮硬件延時(shí)分類，可分為功能仿真和時(shí)序仿真，根據(jù)輸入仿真文件的不同，可以由不同的仿真器完成，也可由同一個(gè)仿真器完成。綜合器的使用也有兩種模式：圖形模式和命令行模式（Shell模式）?！?Synopsys公司的FPGA Compiler II、DCFPGA綜合器。如Innovada的eProduct Designer中的原理圖輸入管理工具DxDesigner（原為ViewDraw），既可作為PCB設(shè)計(jì)的原理圖輸入，又可作為IC設(shè)計(jì)、模擬仿真和FPGA設(shè)計(jì)的原理圖輸入環(huán)境。驗(yàn)證完畢，進(jìn)行版圖的電路網(wǎng)表提?。∟E），參數(shù)提?。≒E），把提取出的參數(shù)反注（BackAnnotate）至網(wǎng)表文件，進(jìn)行最后一步仿真驗(yàn)證工作。（2）系統(tǒng)劃分（System Division）。此外，設(shè)計(jì)重用（Design Reuse）技術(shù)也可用于解決單元庫(kù)的更新問(wèn)題。門陣列法的缺點(diǎn)是芯片面積利用率低，靈活性差，對(duì)設(shè)計(jì)限制得過(guò)多。按版圖結(jié)構(gòu)及制造方法分，有半定制（Semi custom）和全定制（Fullcustom）兩種實(shí)現(xiàn)方法，如圖17所示。它是直接對(duì)VHDL、原理圖描述或其它描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)要求的過(guò)程，仿真過(guò)程不涉及任何具體器件的硬件特性。為達(dá)到速度、面積、性能的要求，往往需要對(duì)綜合加以約束，稱為綜合約束。原理圖輸入方法是一種類似于傳統(tǒng)電子設(shè)計(jì)方法的原理圖編輯輸入方式，即在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。（6）傳統(tǒng)的電子設(shè)計(jì)方法自今沒(méi)有任何標(biāo)準(zhǔn)規(guī)范加以約束，因此，設(shè)計(jì)效率低，系統(tǒng)性能差，開發(fā)成本高，市場(chǎng)競(jìng)爭(zhēng)能力小。一般先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫出真值表，用卡諾圖進(jìn)行手工邏輯簡(jiǎn)化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試。FPGA設(shè)計(jì)的時(shí)序測(cè)試文件主要產(chǎn)生于適配器。（3）VHDL行為仿真。在這些過(guò)程中，由于設(shè)計(jì)的下一步是基于當(dāng)前的設(shè)計(jì)，即使發(fā)現(xiàn)問(wèn)題或作新的修改而需從頭開始設(shè)計(jì)，也不妨礙整體的設(shè)計(jì)效率。在這個(gè)過(guò)程中，任何一級(jí)發(fā)生問(wèn)題，通常都不得不返工重來(lái)。設(shè)計(jì)優(yōu)化要求，當(dāng)綜合器把VHDL源碼翻譯成通用原理圖時(shí)，將識(shí)別狀態(tài)機(jī)、加法器、乘法器、多路選擇器和寄存器等。它可以將高層次的表述轉(zhuǎn)化為低層次的表述，可以從行為域轉(zhuǎn)化為結(jié)構(gòu)域，可以將高一級(jí)抽象的電路表述（如算法級(jí)）轉(zhuǎn)化為低一級(jí)的表述（如門級(jí)），并可以用某種特定的硬件技術(shù)實(shí)現(xiàn)（如CMOS）。VHDL語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 硬件描述語(yǔ)言硬件描述語(yǔ)言HDL是EDA技術(shù)的重要組成部分，常見的HDL主要有VHDL、Verilog HDL、ABEL、AHDL、SystemVerilog和SystemC。設(shè)計(jì)中，用戶可以借助EDA工具將原理圖或硬件描述語(yǔ)言模型映像為相應(yīng)門陣列晶體管配置，創(chuàng)建一個(gè)指定金屬互連路徑文件，從而完成門陣列ASIC開發(fā)。● SOC高效低成本設(shè)計(jì)技術(shù)的成熟。復(fù)雜可編程邏輯器件已進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計(jì)軟件也已投入使用；而在80年代末，出現(xiàn)了FPGA（Field Programmable Gate Array），CAE和CAD技術(shù)的應(yīng)用更為廣泛，它們?cè)赑CB設(shè)計(jì)方面的原理圖輸入、自動(dòng)布局布線及PCB分析，以及邏輯設(shè)計(jì)、邏輯仿真、布爾方程綜合和化簡(jiǎn)等方面擔(dān)任了重要的角色。EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。顯然，最早進(jìn)入設(shè)計(jì)自動(dòng)化的技術(shù)領(lǐng)域之一是電子技術(shù)，這就是為什么電子技術(shù)始終處于所有科學(xué)技術(shù)發(fā)展最前列的原因之一?；贔PGA的DSP技術(shù)，為高速數(shù)字信號(hào)處理算法提供了實(shí)現(xiàn)途徑。一般而言，專用集成電路就是具有專門用途和特定功能的獨(dú)立集成電路器件，根據(jù)這個(gè)定義，作為EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC，可以通過(guò)3種途徑來(lái)完成，這可以通過(guò)圖11來(lái)說(shuō)明。庫(kù)包含每個(gè)邏輯單元在硅片級(jí)的完整布局，使用者只需利用EDA軟件工具與邏輯塊描述打交道即可，完全不必關(guān)心電路布局的細(xì)節(jié)。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)硬