【正文】 一事務(wù)銜接時(shí)的空余時(shí)間。這兩種能力是：第一，能思想；第二，能按事情的重要程度來做事。不找借口美國成功學(xué)家格蘭特納說過這樣的話：“如果你有為自己系鞋帶的能力，你就有上天摘星星的機(jī)會(huì)！”一個(gè)人對(duì)待生活和工作是否負(fù)責(zé)是決定他能否成功的關(guān)鍵。正如微軟總裁兼首席軟件設(shè)計(jì)師比爾。培養(yǎng)重點(diǎn)思維從重點(diǎn)問題突破，是高效能人士思考的一項(xiàng)重要習(xí)慣。：“成功就是目標(biāo)的達(dá)成，其他都是這句話的注釋。END A。 ELSE MUX3OUT=FEN2_IN。039。 AND CS=39。139。END MUX3。 MUX3OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)LIBRARY IEEE。 END IF。 OUT_MUX3=00000000。) THEN IF(LED_B=39。 PROCESS(LED_B) )。USE 。 AND R0_B=39。 AND R2_B=39。 ELSIF(ALU_B=39。) THEN AND R1_B=39。 AND R3_B=39。 AND R0_B=39。 AND R2_B=39。 ELSIF(ALU_B=39。139。139。139。 AND R0_B=39。 AND R2_B=39。 IF(ALU_B=39。 PROCESS(ALU_B,R3_B,R2_B,R1_B,R0_B) USE 。039。 BEGIN )。END A。 END IF。 ELSIF(WR=39。 IF (WR=39。) THEN PROCESS(CS,WR) )。 PORT(USE 。END A。 = NULL。 R2 L5： WHEN 00101000 = ROMOUT = 00000000。 WHEN 00100111 = ROMOUT = 10010001。 0AH WHEN 00100100 = ROMOUT = 00001110。 R1MOV L4： DEC WHEN 00011110 = ROMOUT = 00001110。INC WHEN 00011100 = ROMOUT = 11110001。 MOV1[R1] MOV1 R2 [R1] MOV2 WHEN 00001110 = ROMOUT = 10110110。 R1 MOV WHEN 00001100 = ROMOUT = 10010001。 09H JB WHEN 00001000 = ROMOUT = 01110000。 R2 IN1WHEN 00000100 = ROMOUT = 10000010。 R1 MOV WHEN 00000010 = ROMOUT = 10010001。 039。 BEGIN ARCHITECTURE A OF ROM16 ISBEGIN ROMOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。 PCOUT= QOUT。 END IF。 PC+1 QOUT= QOUT+1。 QOUT=BUS_IN。039。 ELSIF (LDPC39。039。 PROCESS(LDPC,CLR,LOAD) PCOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)ENTITY PC ISPORT(USE 。 X=X+1。139。 T2=39。039。 )。USE 。END A。EVENT AND LDFR=39。 BEGINEND LS74。 FC,FZ:OUT STD_LOGICUSE 。039。 ELSE139。 BCDOUT=TEMP(7 DOWNTO 0)。 AA=39。139。 ZI = 39。amp。139。 ZI = 39。 IF( TEMP =000000000) THEN CY=TEMP(8)。 TEMP = AA BB。 BB=39。AC。 BCDOUT = AC DR。) THEN ELSIF(S1=39。 IF( TEMP =100000000) THEN CY=TEMP(8)。 TEMP = AA + BB。 BB=39。AC。039。 BEGIN )。 AC, DR: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。在此對(duì)肖老師表示衷心的感謝。通過解決這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)。圖中剛好從最小的數(shù)06開始輸出。 數(shù)的比較。4 系統(tǒng)仿真以下仿真波形圖的測(cè)試輸入為(34，15，25，92，17，06，83，68，72，87)。 END IF。 MUX3OUT=11101110。 AND CS=39。039。) THEN IF(SW_B=39。ARCHITECTURE A OF MUX3 ISBEGINPROCESS(SW_B,CS)USE 。039。END FEN2。 OUT_MUX3,OUT_PUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) LED_B,WR: IN STD_LOGIC。 MUX5_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END PROCESS。139。139。039。 MUX5OUT=R3_IN。139。039。139。039。139。) THEN AND R1_B=39。 AND R3_B=39。039。139。139。 BEGIN )。ENTITY MUX5 ISPORT(10 10 Rd1 Rs0 11Rs [Rd]1 RsRdim(im)－RdMOV10Rd (SW)RdMOV0 能IN1 指令系統(tǒng)格式表這個(gè)與VHDL程序仿真不同，這個(gè)不僅是對(duì)邏輯方面的驗(yàn)證，還要進(jìn)行時(shí)序功能驗(yàn)證。 完成規(guī)劃設(shè)計(jì)后，就可以編寫個(gè)模塊的VHDL程序了，最后將各模塊的VHDL程序綜合起來就完成了整個(gè)設(shè)計(jì)的VHDL描述. 這個(gè)過程和其他軟件語言沒什么區(qū)別。這部分包括設(shè)計(jì)規(guī)劃和程序的編寫。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。它可以編程邏輯器件（PLD）為載體，以計(jì)算機(jī)為工作平臺(tái)，以EDA工具軟件為開發(fā)環(huán)境，以硬件描述語言（HDL）作為電子系統(tǒng)功能描述方式，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。( 2 )數(shù)的比較。通過對(duì)實(shí)用電子稱的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)課程，理論聯(lián)系實(shí)際，提高IC設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力。到目前為止，“奔騰”已有四代產(chǎn)品。1989年80486出現(xiàn)了。、目的微處理器技術(shù)的發(fā)展是與微電子技術(shù)即大規(guī)模集成電路技術(shù)的發(fā)展分不開的。 93 交換兩個(gè)數(shù)。它由數(shù)的輸入，數(shù)的比較，數(shù)的交換和結(jié)果輸出四部分組成。系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法。關(guān)鍵詞：處理器；輸入；比較；交換目錄1 引 言 目的 1 課程設(shè)計(jì)的內(nèi)容 12 EDA、VHDL簡介 3 EDA簡介 3 VHDL簡介 3VHDL語言的特點(diǎn) 3VHDL的設(shè)計(jì)流程 43 簡單微處理器的設(shè)計(jì)過程 5 5 各模塊設(shè)計(jì)及相應(yīng)程序 54 系統(tǒng)仿真 9. 92 數(shù)的比較。本設(shè)計(jì)介紹的簡單微處理器，要求具有以下驗(yàn)證程序所要求的功能：輸入包含10個(gè)整數(shù)（無符號(hào)數(shù)）的數(shù)組M，按從小到大的順序輸出這10個(gè)數(shù)。1985年推出了80386微處理器，完成了16位體系結(jié)構(gòu)向32位體系結(jié)構(gòu)的轉(zhuǎn)變。1993年3月，Intel公司推出了第一代“奔騰”微處理器(Pentium)，微處理器技術(shù)發(fā)展進(jìn)入了一個(gè)新的階段。本次設(shè)計(jì)的目的就是了解并掌握VHDL硬件描述語言的設(shè)計(jì)方法和思想，通過學(xué)習(xí)的VHDL語言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)，學(xué)習(xí)VHDL基本單元電路的綜合設(shè)計(jì)應(yīng)用。( 1 )程序開始及輸入10個(gè)數(shù)據(jù)。2 EDA、