課程設(shè)計(jì)-采用eda技術(shù)設(shè)計(jì)簡單微處理器(doc畢業(yè)設(shè)計(jì)論文)-文庫吧資料
2025-07-04 21:58本頁面
【正文】 10。 L2 INC WHEN 00011100 = ROMOUT = 11110001。 MOV1 DEC WHEN 00011010 = ROMOUT = 11100001。[R1] R2 MOV1 L2 JMP JB WHEN 00010101 = ROMOUT = 01110000。R2CMP R3 [R1] WHEN 00010011 = ROMOUT = 10110111。 WHEN 00010010 = ROMOUT = 00011111。L4 JB WHEN 00010001 = ROMOUT = 01110000。 INC MOV2 L2: WHEN 00001110 = ROMOUT = 10110110。 WHEN 00001101 = ROMOUT = 00000000。 R1 00H MOV WHEN 00001100 = ROMOUT = 10010001。 R0 09HMOV WHEN 00001010 = ROMOUT = 10010000。 JB WHEN 00001000 = ROMOUT = 01110000。R1 WHEN 00000111 = ROMOUT = 11010100。R1 INC R2 IN1 L1:WHEN 00000100 = ROMOUT = 10000010。 WHEN 00000011 = ROMOUT = 00000000。 R1 00H MOV WHEN 00000010 = ROMOUT = 10010001。 WHEN 00000001 = ROMOUT = 00001010。 CASE ADDR IS039。039。 BEGIN ARCHITECTURE A OF ROM16 ISBEGIN RE,CS_I: IN STD_LOGIC)。 ROMOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。ENTITY ROM16 ISPORT(USE 。5 ROM子模塊LIBRARY IEEE。 PCOUT= QOUT。 END IF。 END IF。 PC+1 QOUT= QOUT+1。 QOUT=BUS_IN。039。139。 ELSIF (LDPC39。 QOUT= 00000000。 THEN039。 BEGIN PROCESS(LDPC,CLR,LOAD)BEGIN )。 PCOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) LOAD,LDPC,CLR:IN STD_LOGIC。ENTITY PC ISPORT(USE 。USE 。END A。 T4=X(1) AND X(0)。 T3=X(1) AND (NOT X(0))。 T2=(NOT X(1)) AND X(0)。 X=X+1。139。 ELSIF(Q39。 T4=39。039。 T2=39。039。 PROCESS(Q,CLR)ARCHITECTURE A OF COUNTER ISSIGNAL X:STD_LOGIC_VECTOR(1 DOWNTO 0)。 )。ENTITY COUNTER ISPORT(USE 。USE 。END A。) THEN EVENT AND LDFR=39。 BEGINARCHITECTURE A OF LS74 ISBEGINEND LS74。 FC,FZ:OUT STD_LOGIC LDFR:IN STD_LOGIC。ENTITY LS74 ISPORT(USE 。END A。 END IF。039。 CY = 39。 ZI = 39。 ELSE139。 BCDOUT=TEMP(7 DOWNTO 0)。amp。 AA=39。139。139。 ZI = 39。 ELSE139。 BCDOUT=TEMP(7 DOWNTO 0)。amp。 AA=39。039。139。 ZI = 39。 ZI = 39。 IF( TEMP =000000000) THEN CY=TEMP(8)。 TEMP = AA BB。amp。 BB=39。AC。039。 BCDOUT = AC DR。) THEN AND S0=39。 ELSIF(S1=39。 END IF。039。 ZI = 39。 IF( TEMP =100000000) THEN CY=TEMP(8)。 TEMP = AA + BB。amp。 BB=39。AC。039。039。039。 BEGIN ARCHITECTURE A OF ALU ISSIGNAL AA,BB,TEMP: STD_LOGIC_VECTOR(8 DOWNTO 0)。 )。 OUT STD_LOGIC BCDOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 AC, DR: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。ENTITY ALU ISPORT(USE 。參考文獻(xiàn)[1] :清華大學(xué)出版社,2006[2] 黃志鵬,+piusⅡ.北京:國防工業(yè)出版社,2005[3］[M].成都:電子科技大學(xué)出版社,2000[4] :湖南大學(xué)出版社,2004[5] 楊剛，—，2004 附 錄程序清單：1 ALU子模塊LIBRARY IEEE。在此對肖老師表示衷心的感謝。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會到了其并行運(yùn)行與其他軟件（C語言）順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。通過解決這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)。 結(jié)束語我在老師的細(xì)心指導(dǎo)和同學(xué)們的耐心幫助之下成功完成了本次實(shí)驗(yàn)，并能得到預(yù)期的實(shí)驗(yàn)結(jié)果。圖中剛好從最小的數(shù)06開始輸出。使R2每次存入最大的值后，R3繼續(xù)讀入R1地址的值繼續(xù)進(jìn)行比較。 數(shù)的比較。R2存放每次比較的大數(shù)， 3存放與R2比較的下一個數(shù)。4 系統(tǒng)仿真以下仿真波形圖的測試輸入為(34，15，25，92，17，06，83，68，72，87)。 END PROCESS。 END IF。 MUX3OUT=11101110。) THEN AND CS=39。 ELSIF(SW_B=39。 MUX3OUT=MUX2_2IN。039。139。) THEN AND CS=39。 IF(SW_B=39。ARCHITECTURE A OF MUX3 ISBEGINPROCESS(SW_B,CS) )。 FEN2_IN,MUX2_2IN,SW_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。END A。 OUT_PUT=MUX5_IN。 039。039。 BEGINARCHITECTURE A OF FEN2 ISBEGINEND FEN2。 OUT_MUX3,OUT_PUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) LED_B,WR: IN STD_LOGIC。 MUX5_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。LIBRARY IEEE。 END PROCESS。 END IF。 ELSE MUX5OUT=ALU_IN。 MUX5OUT=ALU_IN。139。139。139。139。039。 MUX5OUT=R3_IN。139。139。139。039。139。 MUX5OUT=R2_IN。139。139。039。139。139。) THEN AND R0_B=39。 AND R1_B=39。 AND R2_B=39。 AND R3_B=39。 ELSIF(ALU_B=39。 MUX5OUT=R0_IN。039。139。139。139。139。 BEGINARCHITECTURE A OF MUX5 ISBEGIN )。 R0_IN,R1_IN,R2_IN,R3_IN,ALU_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 R0_B,R1_B,R2_B,R3_B,ALU_B:IN STD_LOGIC。ENTITY MUX5 ISPORT(addr若小于，則addrPC
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