【正文】 CPLD的設(shè)計也更加龐大，這增加了市場對IP核的需求。固IP有較大的設(shè)計深度，以網(wǎng)表文件的形式提交客戶使用。軟IP的設(shè)計周期短，設(shè)計投入少。美國著名的Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC或FPGA／CPLD中的預(yù)先設(shè)計好的電路功能模塊。IP設(shè)計技術(shù)是一種集成電路設(shè)計技術(shù)，是一種以電路模塊知識產(chǎn)權(quán)使用為核心的電子系統(tǒng)設(shè)計。5．FPGA／CPLD開發(fā)工具智能化，功能強(qiáng)大。在不改變外圍電路的情況下，設(shè)計不同片內(nèi)邏輯就能實現(xiàn)不同的電路功能。隨著VLSI工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個晶體管，F(xiàn)PGA／CPLD芯片的規(guī)模也越來越大。這樣的FPGA／CPLD實際上就是一個子系統(tǒng)部件。因此，VHDL在支持各種模式的設(shè)計方法，如自頂向下與自底向上或混合方法方面，以及在面對當(dāng)今許多電子產(chǎn)品生命周期的縮短，需要多次重新設(shè)計以融入最新技術(shù)、改變工藝等方面都表現(xiàn)出了良好的適應(yīng)性。設(shè)計者可以利用HDL描述設(shè)計的電路，然后利用EDA工具進(jìn)行綜合和仿真，最后形成目標(biāo)文件，再用ASIC或PLD等器件實現(xiàn)。如果仿真結(jié)果達(dá)不到設(shè)計要求，就需要修改HDL源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計要求。適配完成后，產(chǎn)生多項設(shè)計結(jié)果：①適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等。對于大型設(shè)計，還要進(jìn)行代碼級的功能仿真，主要是檢查系統(tǒng)功能設(shè)計的正確性。2．設(shè)計輸入。它提供了一種“自頂向下”(TopDown)的全新的“概念驅(qū)動式”設(shè)計方法，該方法首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計，無需通過門級原理圖描述電路。這就為EDA技術(shù)表達(dá)與實現(xiàn)現(xiàn)代電子理論和設(shè)計提供了可能性。 EDA技術(shù)簡介 EDA技術(shù)的概念及其特點(diǎn)EDA技術(shù)就是依賴功能強(qiáng)大的計算機(jī)，在EDA工具軟件平臺上，對以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。同時，計算機(jī)技術(shù)的普及與發(fā)展也加速了電子設(shè)計自動化技術(shù)EDA的發(fā)展。2 EDA技術(shù)概述20世紀(jì)末，電子設(shè)計技術(shù)獲得了飛速的發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透到社會的各個領(lǐng)域，有力的推動了社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，同時也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也變得越來越快。在第三章介紹了MCS51 IP核的設(shè)計與實現(xiàn)。Intel公司的80／85系列接1：3電路都可直接與MCS51接1：1。MCS51單片機(jī)易于學(xué)習(xí)、掌握，性能價格比高以及以MCS51單片機(jī)基本內(nèi)核為核心的各種擴(kuò)展型、增強(qiáng)型的單片機(jī)不斷推出。IP技術(shù)是針對可復(fù)用的設(shè)計而言的，其本質(zhì)特征是功能模塊的可復(fù)用性。它與傳統(tǒng)電子產(chǎn)品設(shè)計的顯著區(qū)別之一就是大量使用大規(guī)?？删幊踢壿嬈骷?，以提高產(chǎn)品性能、縮小產(chǎn)品體積、降低產(chǎn)品消耗；區(qū)別之二就是廣泛運(yùn)用現(xiàn)代計算機(jī)技術(shù)，提高電子設(shè)計自動化程度，縮短開發(fā)周期，提高產(chǎn)品的競爭力。同時，以Altera公司FPGA為載體，驗證了各部分功能。河北經(jīng)貿(mào)大學(xué)經(jīng)濟(jì)管理學(xué)院畢業(yè)論文河北經(jīng)貿(mào)大學(xué)經(jīng)濟(jì)管理學(xué)院畢業(yè)論文基于EDA技術(shù)的MCS51 IP核設(shè)計及其研究擴(kuò)展專業(yè)名稱： 電子信息工程班 級： C電子081班學(xué)生姓名： 竇建杰 指導(dǎo)教師： 王琳麗 完成時間： 2012年5月23摘要伴隨著微電子技術(shù)的進(jìn)步，集成電路設(shè)計正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展，電子設(shè)計自動化(EDA)技術(shù)逐漸成為重要的電子設(shè)計方法，己廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)設(shè)計等許多領(lǐng)域。其次，采用VHDL語言，設(shè)計實現(xiàn)了MCS一51單片機(jī)IP軟核。關(guān)鍵詞 EDA；IP核；MCS一51；可擴(kuò)展AbstractWith the development of microelectronics technology ，the design of IC is ceaselessly developing in the direction of extralarge，ultra—low power consumpfion and superhigh speed. Electronic Design a Automation(EDA) technology has bee all important electronic design method．And it has been widely used in analog circuits design，digital circuits design and many other fields．In this dissertation．a(chǎn) MCS．51 IP core has been designed based on EDA technology,furthermore．a(chǎn) research of the extension of the MCS51 IP has been made．Specifically, four puter interface controller IP cores and one SCM IP core are designed based on EDA technology,on this basis，an expansible，multifunctional SCM IP core is presented．This paper mainly includes following content.Firstly,the paper introduces the concept，characteristics，applications and design techniques of EDA．Design language．FPGA and IDE which ale used in this paper are respectively introduced．Secondly,in Quartus II IDE four interface controller cores．Which are designed using VHDL．Further，a MCS51 IP core is designed．At the same time，some functions have been validated on the FPGA．Some improvement and optimization are made in the design of interface controller IP core and MCS51 IP core．Finally，according to reconfigurable nature of FPGA and modifiable nature of IP，this dissertation presents a thought of making a multiple MCS5 1 IP core．in which instructions and peripherals can be added easily to this core through standard interfaces．KeyWords EDA；IP core；MCS51；expansible目 錄1 緒論 1 研究背景與意義 1 本文主要研究內(nèi)容 22 EDA技術(shù)概述 3 EDA技術(shù)簡介 3 EDA技術(shù)的概念及其特點(diǎn) 3 基于EDA技術(shù)的設(shè)計方法 4 硬件描述語言 5 FPGA/CPLD 6 IP核 6 設(shè)計工具一Quartus II 7 小結(jié) 83 MCS51 IP核的設(shè)計與實現(xiàn) 9 MCS51系列單片機(jī)的內(nèi)部結(jié)構(gòu) 9 CPU時序的概念及8051的指令系統(tǒng) 10 CPU時序 10 指令系統(tǒng) 11 8051IP核的設(shè)計 12 算術(shù)邏輯模塊ALU的設(shè)計與實現(xiàn) 13 控制單元 14 定時／計數(shù)器單元 15 串行通信單元 16 MCS51 IP核的擴(kuò)展 174 結(jié)論 19致謝 21參考文獻(xiàn) 22基于EDA技術(shù)的MCS51 IP核設(shè)計及其研究擴(kuò)展1 緒論