【正文】 dq=39。 elsecase STATE is when RESET= LED2=39。 end if。 xdl=00001000。 signal t : integer range 0 to 100001:=0。 signal WRITE_LOW_CNT : integer range 0 to 2:=0。 signal STATE: STATE_TYPE:=RESET。 xdl : out std_logic_vector(7 downto 0)。 en:in std_logic。 use 。end process。 process(clk_temp) variable t2: std_logic。039。 clk_temp=39。end div。use 。在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但是有時(shí)候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。FLEX10K 系列的 FPGA： EPF10K10LC844 的引腳如表 51 表 51 EPF10K10LC844 的引腳Pin Name Pin Pin Name PinMSEL0(2) 31 I/O,CS(4) 79MSEL1(2) 32 I/O,RDYnBSY(4) 70nSTATUS(2) 55 I/O,CLKUSE(4) 73nCONFIG(2) 34 I/O,DATA7(4) 5DCLK(2) 13 I/O,DATA6(4) 6CONF_DONE(2) 76 I/O,DATA5(4) 7北華航天工業(yè)學(xué)院畢業(yè)論文22nCE(2) 14 I/O,DATA4(4) 8nCEO(2) 75 I/O,DATA3(4) 9TDI(2) 15 I/O,DATA2(4) 10TDO(2) 74 I/O,DATA1(4) 11TCK(2) 77 I/O,DATA0(2)(5) 12TMS(2) 57 Dedicated Inputs 2,42,44,84TRST(2) 56 Dedicated Clock pins 1,43I/O,INIT_DONE 69 I/O,DEV_CLRn(3) 3I/O,nRS(4) 81 VCCINT 4,20,33,40,45,63I/O,nCS(4) 78 GNDINT 26,41,46,68,82Total User I/O pin(6) 59下載前需要對所設(shè)計(jì)的元器件進(jìn)行引腳的鎖定，其中須特別注意的是時(shí)鐘信號必須鎖定 1 號或 43 號引腳，鎖定其他引腳都無法正確的輸入時(shí)鐘信號；動態(tài)顯示數(shù)碼管的位碼引腳的鎖定必須鎖定 I/O 口，否則也不能正常驅(qū)動動態(tài)數(shù)碼管顯示。 JTAG 方式下載接口：下載電纜一端和計(jì)算機(jī)的打印機(jī)并口（LPT1 ）相連，另一端連接到實(shí)驗(yàn)板箱的雙排 10 孔排插座上。圖 54 數(shù)據(jù)比較模塊元器件 FLEX 10K 開發(fā)箱上的下載本設(shè)計(jì)所使用的是 FLEX 10K 系列開發(fā)箱。用 PNP 三極管進(jìn)行驅(qū)動，當(dāng)相應(yīng)的端口變成低電平時(shí)，驅(qū)動相應(yīng)的三極管會導(dǎo)通，驅(qū)動三極管給數(shù)碼管相應(yīng)的位供電，這時(shí)只要 FPGA 芯片 DT[07]送出數(shù)字的顯示代碼，數(shù)碼管就能正常顯示數(shù)字。要讓 8 個(gè) LED 同時(shí)工作，顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個(gè) LED，并在使能每一個(gè) LED 的同時(shí)，輸入所需顯示的數(shù)據(jù)對應(yīng)的 8 位段碼。這 8 位校驗(yàn)位也經(jīng)過 CRC 校驗(yàn)計(jì)算，如果通信沒有錯(cuò)誤，總的 CRC 校驗(yàn)結(jié)果應(yīng)該是 0。 WRITE_BIT：向 DS18B20 中寫入數(shù)據(jù)位狀態(tài)。 RESET3：對 DS18B20 進(jìn)行第三次復(fù)位。 GET_ID：從 DS18B20 中讀取 48 位 ID 值。讀取 48 位 ID 號和讀取溫度轉(zhuǎn)換結(jié)果過程中，F(xiàn)PGA 還要實(shí)現(xiàn) CRC 校驗(yàn)碼的計(jì)算，保證通信數(shù)據(jù)的可靠性。點(diǎn)擊 Insert Nodeor Bus 對話框中的 Node Finder…按鈕，彈出 Node Finder 窗口，在此窗口中添加信號節(jié)點(diǎn)，之后就可以進(jìn)行仿真了。第三，編程（ Assembler） ：產(chǎn)生多種形式的器件編程映像文件 ，通過軟件下載到目標(biāo)器件當(dāng)中去，對應(yīng)的菜單命令是 QuartusⅡ主窗口Process 菜單下 Start\Start Assemble；最后，時(shí)序分析(Classical Timing Analyzer) ：計(jì)算給定設(shè)計(jì)與器件上的延時(shí)，完成設(shè)計(jì)分析的時(shí)序分析和所有邏輯的性能分析，菜單命令是 QuartusⅡ 主窗口 Process 菜單下 Start\Start Classical Timing Analyzer 。分步編譯就是使用對應(yīng)命令分步執(zhí)行對應(yīng)的編譯環(huán)節(jié)，每完成一個(gè)編譯環(huán)節(jié)，生成一個(gè)對應(yīng)的編譯報(bào)告。編譯開始前，可以先對工程的參數(shù)進(jìn)行設(shè)置。圖 43 Quartus II 的設(shè)計(jì)流程將所設(shè)計(jì)的電路的邏輯功能按照開發(fā)系統(tǒng)要求的形式表達(dá)出來的過程稱為設(shè)計(jì)輸入。第三個(gè)空白處需添入的是工程的頂層設(shè)計(jì)實(shí)體名稱，要求頂層設(shè)計(jì)實(shí)體名稱和新建的工程名稱保持一致。其初始界面如圖 41 所示。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。這一點(diǎn)在進(jìn)行 DS18B20 硬件連接和軟件設(shè)計(jì)時(shí)也要給予一定的重視。當(dāng)將總線電纜改為雙絞線帶屏蔽電纜時(shí)，正常通訊距離可達(dá) 150m，當(dāng)采用每米絞合次數(shù)更多的雙絞線帶屏蔽電纜時(shí)，正常通訊距離進(jìn)一步加長。（2）在 DS18B20 的有關(guān)資料中均未提及單總線上所掛 DS18B20 數(shù)量問題，容易使人誤認(rèn)為可以掛任意多個(gè) DS18B20，在實(shí)際應(yīng)用中并非如此。圖 36中的斜率累加器用于補(bǔ)償和修正測溫過程中的非線性，其輸出用于修正計(jì)數(shù)器 1 的預(yù)置值。圖中低溫度系數(shù)晶振的振蕩頻率受溫度影響很小，用于產(chǎn)生固定頻率的脈沖信號送給計(jì)數(shù)器 1。在總線控制器發(fā)出讀時(shí)序后，DS18B20 通過拉高或拉低總線上來傳輸 1 或 0、當(dāng)傳輸邏輯 0 結(jié)束后，總線將被釋放，通過上拉電阻回到上升沿狀態(tài)。當(dāng)總線被釋放的時(shí)候，5k 的上拉電阻將拉高總線?？偩€控制器通過寫 1 時(shí)序?qū)戇壿?1 到 DS18B20，寫時(shí)序?qū)戇壿?0 到 DS18B20?？偩€控制器初始化寫時(shí)序后，DS18B20 在一個(gè) 15us 到 60us 的窗口內(nèi)對 I/O線采樣。高速暫存器字節(jié)地址 暫存器內(nèi)容0 溫度 LSB1 溫度 MSB2 TH 用戶字節(jié) 1*3 TL 用戶字節(jié) 2*4 配置寄存器*5 保 留 位 （FFH）6 保 留 位 (0CH)7 保 留 位 (10H)8 CRC* EEPROMTH 用戶字節(jié) 1*TL 用戶字節(jié) 2*配置寄存器*圖 33 DS18B20 的存儲器北華航天工業(yè)學(xué)院畢業(yè)論文10 DS18B20 的時(shí)序與 DS18B20 間的任何通訊都需要以初始化序列開始，一個(gè)復(fù)位脈沖跟著一個(gè)存在脈沖表明 DS18B20 已經(jīng)準(zhǔn)備好發(fā)送和接收數(shù)據(jù)。這部分是需要設(shè)計(jì)者自行設(shè)計(jì)的。即所測溫度值為 T=T*。 64 位光刻 ROM 的排列是：開始 8 位（28H）是產(chǎn)品類型標(biāo)號，接著的 48 位是該DS18B20 自身的序列號，最后 8 位是前面 56 位的循環(huán)冗余校驗(yàn)碼（CRC=X8+X5+X4+1） 。（2）GND 為電源地。傳統(tǒng)方法多以熱電阻和熱電偶等為溫度敏感元件，但都存在可靠性差，準(zhǔn)確度和精度低的缺點(diǎn)。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成 VHDL 語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述 3 種形式。具體的設(shè)計(jì)輸入方式有以下幾種：（1）HDL 語言方式。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA 中。（7）利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。（5）利用綜合器對 VHDL 源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。（3）將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL 文件。CPLD/FPGA 系統(tǒng)設(shè)計(jì)的工作流程如圖 22 所示。IR 主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實(shí)現(xiàn)各種電路的連接。圖 21 CLB 基本結(jié)構(gòu)當(dāng) IOB 控制的引腳被定義為輸出時(shí)，CLB 陣列的輸出信號 OUT 也可以有兩條傳輸途徑：一條是直接經(jīng) MUX 送至輸出緩沖器，另一條是先存入輸出通路 D 觸發(fā)器，再送至輸出緩沖器。每個(gè) IOB 控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O 功能。另一方面，邏輯函數(shù)發(fā)生器 F 和 G 還可以作為器件內(nèi)高速 RAM 或小的可讀寫存儲器使用，它由信號變換電路控制。北華航天工業(yè)學(xué)院畢業(yè)論文4CLB 中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等） ，通過對 CLB 內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器 G、F 和 H 的輸出可以連接到 CLB 輸出端 X 或 Y，并用來選擇觸發(fā)器的激勵輸入信號、時(shí)鐘有效邊沿、時(shí)鐘使能信號以及輸出信號。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn) 4 輸入變量的任意組合邏輯函數(shù)。（1）CLB 是 FPGA 的主要組成部分。 FPGA 的基本結(jié)構(gòu)FPGA 具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。（9）靈活性強(qiáng)。（7）可進(jìn)行自動控制。（5）測溫區(qū)域?qū)挕＃?）測量時(shí)間短。 課題所設(shè)計(jì)的溫度控制器的優(yōu)點(diǎn)（1）讀數(shù)快且不用估讀。近些年，隨著科技的發(fā)展和社會的進(jìn)步，人們對溫度控制器的要求北華航天工業(yè)學(xué)院畢業(yè)論文2也越來越高，不管在哪里，人們都想知道此刻的溫度和天氣狀況等一些信息，傳統(tǒng)的溫度控制器由于它的局限性以及不方便性，已不能滿足人們的需求。EDA 技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計(jì)電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。現(xiàn)在的電子產(chǎn)品在設(shè)計(jì)上與傳統(tǒng)的電子產(chǎn)品相比較，顯著的區(qū)別在于其大量地使用了大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低。該方案能夠較好的實(shí)現(xiàn)測溫功能并且能對溫度進(jìn)行有效的控制。北華航天工業(yè)學(xué)院畢業(yè)論文I摘 要本論文所設(shè)計(jì)的是一個(gè)基于 FPGA 的多功能數(shù)字溫度控制器。在 Quartus II 軟件下應(yīng)用 VHDL 語言進(jìn)行電路設(shè)計(jì)并仿真，根據(jù)仿真的結(jié)果。 課題相關(guān)技術(shù)發(fā)展當(dāng)今電子產(chǎn)品正向功能多元化、體積最小化、功耗最低化的方向發(fā)展。美國 ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上或最新的QUARTUS II 開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開發(fā)和設(shè)計(jì)?？梢院敛豢鋸埖恼f，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變著我們的生活，改變著我們的世界。當(dāng)溫度超過閾值溫度后，F(xiàn)PGA 啟動控制功能，根據(jù)實(shí)際需要驅(qū)動控制器件，實(shí)現(xiàn)對溫度的調(diào)節(jié)。因?yàn)槟茏x出 , 比用精度為 1 或 的溫度計(jì)測量精度大大提高。本測溫系統(tǒng)的電路很簡單, 所用的原件少, 且造價(jià)很低。將本溫度控制器的導(dǎo)線延長, 完全可進(jìn)行遠(yuǎn)距離的測量。該溫度控制器可用于所有的測溫場合,不受其他的條件限制。CPLD/PGFA 幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的 74 電路。這些優(yōu)點(diǎn)使得 CPLA/FPGA 技術(shù)在 20 世紀(jì) 90 年代以后得到飛速的發(fā)展，同時(shí)也大大推動了 EDA 軟件和硬件描述語言 VHDL 的進(jìn)步?？删幊踢壿嬆K CLB 是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個(gè) CLB 之間或 CLB、IOB 之間以及 IOB 之間連接起來，構(gòu)成特定功能的電路。G 有 4 個(gè)輸入變量 GGG3 和 G4；F 也有 4 個(gè)輸入變量 FF2 、 F3 和 F4。這 3 個(gè)函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá) 9 變量的邏輯函數(shù)。F 和G 的輸入等效于 ROM 的地址碼，通過查找 ROM 中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。它主要由輸入觸發(fā)器、輸入緩沖器和