基于cpld的幅頻均衡器課程設(shè)計(jì)畢業(yè)論文-全文預(yù)覽
【正文】 740076007800V3/mV87289691293694497698410101020F/Hz8200840086009000920094009600980010000V3/VF/Hz105001100012000125001300013500140001450015000V3/VF/Hz155001600017000175001800018500190001950020000V3/V圖32結(jié)果分析：，輸出信號(hào)幅度最小為368m，最大衰減為20*log（）=，達(dá)到題中所要求的10dB的衰減。結(jié)果：經(jīng)測(cè)試。圖中，h[N] 是濾波器系數(shù)，N 是濾波器階數(shù)。選用高速、12位的DAC904，其最高更新速率達(dá)165Msps，功耗低至170mW。LTC1414電路圖D/A轉(zhuǎn)換器則選擇TI公司的14位數(shù)模轉(zhuǎn)換器DAC904。最終我們?cè)O(shè)定采樣頻率為最高頻率分量的4 倍，即80kHz。受數(shù)字濾波器階數(shù)限制我們選擇A/D轉(zhuǎn)換頻率為100kHz，由于要進(jìn)行數(shù)字幅頻均衡，因此前端輸出的模擬信號(hào)要經(jīng)過(guò)AD轉(zhuǎn)換，轉(zhuǎn)換成14位的數(shù)字信號(hào)送給FPGA進(jìn)行處理。數(shù)字幅頻均衡器由A/D轉(zhuǎn)換器、FPGA及D/A轉(zhuǎn)換器構(gòu)成。綜合考慮FPGA的系統(tǒng)資源、運(yùn)算時(shí)間與逼近誤差，我們?cè)O(shè)置FIR濾波器的階數(shù)為684 階。 FIR 濾波器系數(shù)與階數(shù)的設(shè)計(jì)根據(jù)FIR 濾波器的頻率特性，利用MATLAB 軟件可以設(shè)計(jì)出濾波器系數(shù)。數(shù)字濾波器的設(shè)計(jì)過(guò)程為：測(cè)量帶阻網(wǎng)絡(luò)的幅頻特性，得出所需FIR 濾波器的頻率響應(yīng)；根據(jù)FIR 濾波器的頻響特性，利用Matlab 計(jì)算出濾波器系數(shù)；通過(guò)Matlab 仿真，驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合要求。設(shè)計(jì)的帶阻網(wǎng)絡(luò)如圖（ ）所示，圖中元件值是標(biāo)稱值，不是實(shí)際值。利用AD9851產(chǎn)生等間隔掃頻信號(hào)對(duì)該網(wǎng)絡(luò)的幅頻特性進(jìn)行測(cè)試用雙頻欠采樣法測(cè)得各頻點(diǎn)的峰值，由此得到一組峰值設(shè)為。此種方法實(shí)現(xiàn)較為復(fù)雜，需要占用FPGA大量資源，但是不用耗費(fèi)長(zhǎng)時(shí)間，并且能實(shí)現(xiàn)掃頻信號(hào)的幅頻均衡。 采用數(shù)字AGC方案。運(yùn)用數(shù)字信號(hào)處理技術(shù)，利用可編程邏輯器件，構(gòu)建相同于帶阻網(wǎng)絡(luò)對(duì)應(yīng)的數(shù)字帶通濾波器，對(duì)通過(guò)帶阻網(wǎng)絡(luò)所衰減的幅度進(jìn)行補(bǔ)償。2系統(tǒng)設(shè)計(jì)方案的提出及最優(yōu)化選擇 系統(tǒng)總體設(shè)計(jì)方案思想的提出及最優(yōu)化選擇 理論推導(dǎo)帶阻網(wǎng)絡(luò)的傳遞函數(shù)得到帶阻網(wǎng)絡(luò)的系統(tǒng)結(jié)構(gòu)，然后對(duì)實(shí)際的帶阻網(wǎng)絡(luò)進(jìn)行模式識(shí)別，得到其實(shí)際的傳遞函數(shù)。均衡是通信的技術(shù)名詞，分為兩種均衡：頻域均衡和時(shí)域均衡作用是抑制碼間干擾，幅頻均衡也就是可以抑制振幅失真,改善幅頻特性,提高信號(hào)還原的保真度 均衡器通常工作在接收機(jī)的基帶或中頻信號(hào)部分，基帶
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