【正文】 錄 摘 要 ............................................................... I ABSTRACT........................................................... II 第 1 章 緒論 ......................................................... 1 背景 .......................................................... 1 頻率計(jì)設(shè)計(jì)的目的和意義 ........................................ 1 論文所做的工作及研究?jī)?nèi)容 ...................................... 2 第 2 章 設(shè)計(jì)環(huán)境介紹 ................................................. 3 EDA 技術(shù)的發(fā)展及 VHDL 簡(jiǎn)介 ..................................... 3 EDA 技術(shù)的發(fā)展 ............................................. 3 VHDL 簡(jiǎn)介 .................................................. 3 CPLD 器件及其特點(diǎn) .......................................... 4 基于 EDA 的 CPLD/FPGA 設(shè)計(jì)流程 .................................. 4 設(shè)計(jì)輸 入 .................................................. 4 綜合 ...................................................... 5 適配 ...................................................... 5 時(shí)序仿真與功能仿真 ........................................ 5 編程下載 .................................................. 5 硬件測(cè)試 .................................................. 5 MAX+PLUSⅡ開發(fā)工具 ............................................. 6 Max+PlusⅡ開發(fā)系統(tǒng)的特點(diǎn) .................................. 6 Max+PlusⅡ的功能 .......................................... 6 Max+PlusⅡ的設(shè)計(jì)過程 ...................................... 6 第 3 章 頻率計(jì)的設(shè)計(jì)原理及方案 ....................................... 8 頻率計(jì)的設(shè)計(jì)原理 .............................................. 8 直接測(cè)頻法原理 ............................................ 9 等精度測(cè)頻法原理 .......................................... 9 頻率計(jì)的設(shè)計(jì)方案 ............................................. 10 基于直接測(cè)頻法的設(shè)計(jì)方案 ................................. 10 基于等精度測(cè)頻法的設(shè)計(jì)方案 ............................... 11 第 4 章 頻率計(jì)硬件與軟件 ............................................ 14 頻率計(jì)硬件 ................................................... 14 電源部分 ................................................. 14 整形部分 ................................................. 15 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) II CPLD 芯片 ................................................. 15 顯示部分 ................................................. 16 鍵盤部分 ................................................. 17 頻率計(jì)軟件 ................................................... 18 分頻器模塊 ............................................... 18 閘門定時(shí)模塊 ............................................. 19 測(cè)頻 控制信號(hào)發(fā)生器模塊 ................................... 20 計(jì)數(shù)器 模塊 ............................................... 22 鎖存 器模塊 ............................................... 23 顯示 模塊 ................................................. 24 第 5 章 調(diào)試 ....................................................... 25 硬 件調(diào)試 ..................................................... 25 靜態(tài)調(diào)試 ................................................. 25 連機(jī)仿真、在線動(dòng)態(tài)調(diào)試 ................................... 25 軟件調(diào)試 ..................................................... 26 參考文獻(xiàn) ........................................................... 28 致 謝 ............................................................ 29 附錄 1 設(shè)計(jì)源程序 .................................................. 30 直接測(cè)頻法 ....................................................... 30 等精度測(cè)頻法 ..................................................... 33 附錄 2 電路圖 ...................................................... 44 基于 CPLD 的頻率計(jì)頂層電路 設(shè)計(jì)圖（ 1） 直接測(cè)頻法 ................ 44 基于 CPLD 的頻率計(jì)頂層電路設(shè)計(jì)圖（ 2） 等精度測(cè)頻法 .............. 45 基于 CPLD 的頻率計(jì)硬件電路設(shè)計(jì)圖（ 3） 直接測(cè)頻法 ................ 46 基于 CPLD 的頻率計(jì)硬件電路設(shè)計(jì)圖（ 4） 等精度測(cè)頻法 .............. 47 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 1 第 1章 緒論 背景 20世紀(jì)后期，隨著信息技術(shù)、電子技術(shù)的飛速發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)信息化程度的大大提高和社會(huì)生產(chǎn)力的發(fā)展。該頻率計(jì)采用先進(jìn)的 EDA 技術(shù)及自上而下的設(shè)計(jì)，使 用流行的 VHDL 語言編程，并在 Max+plusII 軟件平臺(tái)上進(jìn)行編譯仿真。 以上承諾的法律結(jié)果將完全由本人承擔(dān)！ 作 者 簽 名： 年 月 日 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) I 摘 要 頻率 測(cè)量 是電子測(cè)量領(lǐng)域最基本也是最重要的測(cè)量之一。長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 本科生畢業(yè) 設(shè)計(jì) 基于 CPLD 的頻率計(jì)設(shè)計(jì) Design of the Frequency Meter based on CPLD 學(xué) 生 姓 名 專 業(yè) 學(xué) 號(hào) 指 導(dǎo) 教 師 學(xué) 院 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)承諾書 1．本人承諾：所呈交的畢業(yè)設(shè)計(jì)（論文）《 基于 CPLD 的頻率計(jì)設(shè)計(jì) 》，是認(rèn)真學(xué)習(xí)理解 學(xué)校的《長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì)（論文）工作條例 》后，在教師的指導(dǎo)下，保質(zhì)保量獨(dú)立地完成了任務(wù)書中規(guī)定的內(nèi)容，不弄虛作假，不抄襲別人 的工作內(nèi)容。 4．本人完全了解學(xué)校關(guān)于保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交論文和相關(guān)材料的印刷本和電子版本；同意學(xué)校保留畢業(yè)設(shè)計(jì)（論文）的復(fù)印件和電子版本，允許被查閱和借閱；學(xué)?？梢圆捎糜坝　⒖s印或其他復(fù)制手段保存畢業(yè)設(shè)計(jì)（論文），可以公布其中的全部或部分內(nèi)容。該設(shè)計(jì)電路簡(jiǎn)潔，軟件潛力得到充分挖掘，低頻段測(cè)量精度高，有效防止了干擾的侵入，把 CPLD 具有的編程靈活 ， 適用范圍 寬，價(jià)格大眾化等優(yōu)點(diǎn)用于實(shí)現(xiàn)頻率計(jì)的設(shè)計(jì)。 EDA。它們一般具有可重編程特性，實(shí)現(xiàn)的工藝有 EPROM技術(shù)、閃爍 EPROM技術(shù)和 EPROM技術(shù)，可用固定長(zhǎng)度的金屬線實(shí)現(xiàn)邏輯單元之間的互連。 EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、 IC版圖設(shè)計(jì)技術(shù)、 ASIC測(cè)試和封裝技術(shù)、 FPGA/CPLD編程下載技術(shù)、自動(dòng)測(cè)試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì) （ CAD） 、計(jì)算機(jī)輔助制造 （ CAM） 、計(jì)算機(jī)輔助測(cè)試 （ CAT） 、計(jì)算機(jī)輔助工程 （ CAE） 技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念，而在現(xiàn)代電子學(xué)方面則容納了如電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及長(zhǎng)線技術(shù)理論等等，因此 EDA技術(shù)是 現(xiàn)代電子系統(tǒng)計(jì)、制造不可缺少的技術(shù)。 在傳統(tǒng)的生產(chǎn)制造業(yè)中，頻率計(jì)被廣泛的應(yīng)用在產(chǎn)線的生產(chǎn)測(cè)試中以確保產(chǎn)品質(zhì)量。 在傳統(tǒng)的控制系統(tǒng)中，通常將單片機(jī)作為控制核 心并輔以相應(yīng)的元器件構(gòu)成一個(gè)整體。 其 獨(dú)到之處體現(xiàn)在用軟件取代了硬件 。這一塊芯片就能代替原來的許許多多的單元電路或單片機(jī)的控制芯片和大量的外圍電路。 論文所做的工作及研究 內(nèi)容 隨著 EDA技術(shù)的發(fā)展和可編程邏輯器件的廣泛使用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展。 本設(shè)計(jì)主要工作包括以下幾項(xiàng)內(nèi)容： 簡(jiǎn)述了當(dāng)今頻率計(jì)的發(fā)展情況，對(duì)幾種常用的測(cè)頻方法進(jìn)行了介紹和對(duì)比。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 3 第 2 章 設(shè)計(jì)環(huán)境介紹 本設(shè)計(jì)采用 VHDL硬件描述語言及原理圖設(shè)計(jì)模塊作為設(shè)計(jì)輸入，內(nèi)部有強(qiáng)大的庫(kù)支持，在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次通過計(jì)算機(jī)模擬仿真驗(yàn)證。 在方針和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的 EDA軟件不斷推出。軟硬件 IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)。 VHDL 語言覆蓋面廣、描述能力強(qiáng)，能支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試，是一種 多層次的硬件描述語言。 CPLD 器件及其特點(diǎn) CPLD器件繼承了 ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點(diǎn)，又克服了 ASIC設(shè)計(jì)周期長(zhǎng)、投資大、靈活性差的缺點(diǎn)，逐步成為復(fù)雜數(shù)字軟硬件電路設(shè)計(jì) 的理想首選，它 具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、保密性強(qiáng)、價(jià)格大眾化 、可編程性和實(shí)現(xiàn)方案容易改等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) （ 一般在 10000件以下 ） 之中。底層各功能模塊采用原理圖輸入方式，過程簡(jiǎn)單，另外的優(yōu)點(diǎn)是各模塊均可進(jìn)行功能仿真，便于發(fā)現(xiàn)錯(cuò)誤和進(jìn)行修改。 基于 EDA 的 CPLD/FPGA 設(shè)計(jì)流程 包括： 設(shè)計(jì)輸入 1） 圖形輸入 圖形輸入通常包括 原理圖輸入、狀態(tài)圖輸入和波形圖輸入等 方法 。 波形圖輸入方法主要用于建立和編輯波形設(shè)計(jì)文件以及輸入仿真向量和功能測(cè)試向量。就是將使用了某種硬件描述語言（ HDL）的電路設(shè)計(jì)文本，如 VHDL或 Verilog的源程序，進(jìn)行編輯輸入。