eda理論復(fù)習(xí)題資料-全文預(yù)覽
【正文】 29 程序改為：這行后添加 when others = null。 29 END CASE。 25 WHEN 0110 = LED7S = 1111101。 21 WHEN 0010 = LED7S = 1011011。 14 END IF。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。 4 CLK : IN STD_LOGIC。 15. IEEE庫(kù)中預(yù)定義的標(biāo)準(zhǔn)邏輯位的邏輯共有________種。 11. 當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言包括 和 。 7. QUARTUS Ⅱ支持 、 、 等不同編輯方式。 3. VHDL的數(shù)據(jù)對(duì)象分為___________、____________和___________3類。 A. .scf B. .gdf C. .vhd D. .v ( ) 來(lái)把特定的結(jié)構(gòu)體關(guān)聯(lián)到一個(gè)確定的實(shí)體。 33. 執(zhí)行QUARTUS Ⅱ的 命令，可以在底層設(shè)計(jì)時(shí)創(chuàng)建各模塊元件的圖形符號(hào)。 A. idata = “00001111”。 ，可與FPGA / CPLD的基本 結(jié)構(gòu)相映射的網(wǎng)表文件； B. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映 射過(guò)程，并且這種映射關(guān)系不是唯一的； C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。（ ） A. idata = “00001111” B. idata = b”0000_1111”。A. 面積優(yōu)化方法，不會(huì)有速度優(yōu)化效果B. 速度優(yōu)化方法，不會(huì)有面積優(yōu)化效果C. 面積優(yōu)化方法，可能會(huì)有速度優(yōu)化效果D. 速度優(yōu)化方法，可能會(huì)有面積優(yōu)化效果，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是_______。 / CPLD設(shè)計(jì)流程：（ ） A. 原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試B. 原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試C. 原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試；D. 原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中，_________是錯(cuò)誤的。 A. idata := 32。 16. 嵌套使用IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)________。A. 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B. 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C. 原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述； 。 D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的； 12． IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對(duì)于硬IP的正確描述為__________。8． 在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是_____。A. idata = “00001111”。對(duì)于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機(jī)編碼方式 適合于 _______ 器件；順序編碼 狀態(tài)機(jī)編碼方式 適合于 ________ 器件；4． 下列優(yōu)化方法中那兩種是速度優(yōu)化方法：______、____A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化單項(xiàng)選擇題：5． 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中，______是錯(cuò)誤的。 C. 時(shí)序仿真。 B. 適配。 F. 綜合請(qǐng)選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程：A → ______ → _____ → _______ → D → _______2． PLD的可編程主要基于A. LUT結(jié)構(gòu) 或者 B. 乘積項(xiàng)結(jié)構(gòu)：請(qǐng)指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 _________CPLD 基于 _________3． 在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類型來(lái)選擇合適的狀態(tài)機(jī)編碼。A. 條件相與的邏輯B. 條件相或的邏輯C. 條件相異或的邏輯D. 三態(tài)控制電路7． 在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語(yǔ)句是錯(cuò)誤的。D. idata = B”21”。 ，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件. B. 綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)； C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為強(qiáng)制綜合。 ①功能仿真 ②時(shí)序仿真 ③邏輯綜合 ④配置 ⑤引腳鎖定 A．③① B. ⑤② C.④⑤ D. ①② ，那一種說(shuō)法是不正確的______。 B. 敏感信號(hào)參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號(hào)； C. 進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)三部分組成； 。 A. 流水線設(shè)計(jì)B. 串行化C. 關(guān)鍵路徑法 D. 寄存器配平 18. 在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個(gè)賦值語(yǔ)句是正確的________。D. idata := B1010。（ ） A .查找表（LUT）； B. ROM可編程； C. PAL可編程； D. 與或陣列可編程； 23. IP核在EDA技術(shù)和開發(fā)中
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