eda技術(shù)與應(yīng)用實(shí)訓(xùn)報(bào)告-全文預(yù)覽
【正文】 begin if (~clrn) qn[7:4]=0。 else begin if (qn[3:0]==9) qn[3:0]=0。h31。h11: date=39。 39。h31。h07: date=39。 39。h30。h03: date=39。h29。h31。h12) clkn=1。 if (qy[3:0]==39。end end always (posedge clky^jy or negedge clrn)begin if (~clrn) qy=1。ha) begin qr[3:0]=0。end always (posedge (clk^jr) or negedge clrn)begin if (~clrn) qr=1。endinitial begin qn=39。reg clkn1, clkn2 , clkn3。reg [15:0] qn。end end endmodule 年月日模塊module nyr2014(clrn,clk,jn,jy,jr,qn,qy,qr)。 q[7:4]=q[7:4]+1。h59) q=0。 output reg [7:0] q。h23) cout=1。 if (q[3:0]==39。 always (posedge clk^j or negedge clrn) //j與時(shí)鐘輸入端clk異或就可以達(dá)到校時(shí)的作用 begin if (~clrn) q=0。 end Endmodule t24計(jì)數(shù)器源程序module t24(clk,clrn,j,q,cout)。always (posedge clk) begin if (q==200000001) q=0。6 參考文獻(xiàn) 【1】EDA技術(shù)與應(yīng)用 江國(guó)強(qiáng) 【2】EDA技術(shù)與verilog設(shè)計(jì) 王金明 冷自強(qiáng)附錄附錄1：仿真波形圖（部分模塊）t24模塊仿真波形圖nyr模塊仿真波形圖附錄2:程序清單 分頻器模塊module s_1 ( clk,cout)。從編寫(xiě)代碼開(kāi)始，經(jīng)編譯后逐個(gè)查找錯(cuò)誤并糾正。不僅添加了創(chuàng)新部分，還在EDA實(shí)訓(xùn)儀上成功實(shí)現(xiàn)了它的彩燈旋轉(zhuǎn)功能。并逐漸掌握了verilog HDL語(yǔ)言的規(guī)則。經(jīng)過(guò)逐條編寫(xiě)和更正。圖7 顯示選擇模塊的元件符號(hào) 圖8是流水燈提示模塊的元件符號(hào)。k是控制輸入端，k=0是,控制將校時(shí)按鈕jj2和j3的信號(hào)分別分別送到計(jì)時(shí)器模塊的jm、jf、js,k=1時(shí)校時(shí)按鈕jjj3的信號(hào)分別送到年月日模塊的jr、jy、jn。 圖4是數(shù)字日歷設(shè)計(jì)的原理圖 圖5是控制模塊的元件符號(hào)圖5 控制模塊的元件符號(hào) clk是1s時(shí)鐘輸入端。 20MHZ晶振顯示器顯示器顯示器 分頻器輸入電路六十進(jìn)制計(jì)數(shù)器（分）六十進(jìn)制計(jì)數(shù)器（分）二十四進(jìn)制計(jì)數(shù)器（時(shí)） cout coutcoutCout coutco 秒脈沖 校時(shí)電路 2 各個(gè)模塊程序的設(shè)計(jì) 1HZ秒脈沖的分頻模塊元件符號(hào)
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號(hào)-1