【正文】 laimEmployment tribunals sort out disagreements between employers and employees.You may need to make a claim to an employment tribunal if:如果將該設計再結合到實際應用中，那么，只需改變設計中計費要求，就可以應用到出租車上。（3）再按WR，計費、記程數(shù)碼管再次發(fā)生變化。（4）再按下SS清零。8．調(diào)試結果說明及分析DN不按下（即發(fā)光二極管不亮），說明是白天狀態(tài)：（1）按下SS，計費數(shù)碼管顯示09，記程數(shù)碼管開始變化。FY1:費用的十位FY0:費用的個位DDSJ1:等待時間的十位DDSJ0:等待時間的個位LC1:路程的十位LC0:路程的個位（見附錄二）6．硬件電路設計與安裝圖（見附錄三）：器件名稱及個數(shù)杜邦線若干根電阻200歐姆21個1K3個20腳底座3個插針若干個90123個發(fā)光二極管1個數(shù)碼管6個按鈕開關3個芯片F(xiàn)PGA導線若干根7．硬件電路安裝與調(diào)試（1）根據(jù)硬件電路圖在通用板上布線（2）檢查元器件的好壞，確保每一個元器件是好的才能進行焊接(焊接時要注意虛焊，短路等等)（3）焊好之后要根據(jù)安裝圖用萬用表進行測量，防止電路存在錯誤(注意焊接要仔細)（1）接入5伏電壓之后，開關模塊中有一個按鈕不能起作用，通過萬用表檢測，發(fā)現(xiàn)有一個點沒有連接上。u16:ymq port map(din=W,dout1=shuc1,dout0=shuc0)。u12:jf port map(ss=b,dn=a,lc=z,ddsj=y,lcjfbz=e,ddjfbz=f,fy=x)。u8:pulse port map(clk0=m,fout=n)。u4:pulse port map(clk0=clk,fout=d)。 begindnpd=a。end ponent。s1:out std_logic_vector(1 downto 0))。sel:in std_logic_vector(1 downto 0)。 dout1:out std_logic_vector(6 downto 0)。 DDJFBZ:IN STD_LOGIC。 DN:IN STD_LOGIC。 LC:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。ponent jcport(clks,SS,WR:in std_logic。 DDBZ:IN STD_LOGIC。ponent pulse PORT(CLK0:IN STD_LOGIC。end entity czc。entity czc isport(clk,wr,ss,dn:in std_logic。：library ieee。當片選信號是01時，輸出選擇記費輸出。end case。architecture bbb_arc of sel2 isbegin process(sel2)begincase sel2 is when 00=s2=110。use 。s1=t。 then IF t=10 then t:=00。architecture sel_arc of sel1 isbegin process(clk1) variable t:std_logic_vector(1 downto 0)。use 。end one。 when 1001 =dout0=1111011。 when 0101 =dout0=1011011。 when 0001 =dout0=0110000。 when 1001 =dout1=1111011。 when 0101 =dout1=1011011。 when 0001 =dout1=0110000。 dout1:out std_logic_vector(6 downto 0)。use 。 END PROCESS。 THEN 未到等待收費時間 FY1:=FY1。 FY1:=bcd_add8(FY1,DDSJ)。 THEN 白天時 IF DDJFBZ=39。 FY1:=bcd_add8(FY1,LC)。)。 ELSIF LCJFBZ=39。 9 FY1(3 DOWNTO 0):=1001。039。 THEN FY1:=000000000000。 總費用END ENTITY JF。 路程 DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。END。 SOUT(i*4+4 downto i*4):=SB(i)。) or (SA(i)(3 downto 0)9)) then SB(i) := SA(i) + 00110。 BIN(i*4+3 downto i*4))+(0000 amp。 amp。039。 BEGIN CI:=(others=39。描述函數(shù)體PACKAGE BODY PACKEXP1 IS FUNCTION bcd_add8(AIN,BIN : std_logic_vector) RETURN std_logic_vector IS type type_bcdx4 is array(3 downto 0) of std_logic_vector(4 downto 0)。use 。：從波形圖可以看出在clk的控制下當SS為高電平DDBZ為高電平的時候時間計數(shù)但是費用沒有計數(shù)，DDJFBZ為低電平。 DDSJ(7 DOWNTO 4)=Q1。139。 ELSE Q1:=Q1。EVENT THEN IF Q1=9 AND Q0=9 THEN Q1:=0000。139。Q0:=0000。ARCHITECTURE ONE OF DDZT ISBEGIN PROCESS(CLK,SS,DDBZ) VARIABLE Q1,Q0: STD_LOGIC_VECTOR(3 DOWNTO 0)。 DDBZ:IN STD_LOGIC。：LIBRARY IEEE。END TWO。 ELSE LCJFBZ=39。architecture TWO of LCJFBZ is BEGIN PROCESS(SS,LC) BEGIN IF SS=39。entity LCJFBZ is port(SS:in std_logic。END PROCESS。 ELSE Q1=Q1。 THEN IF Q1=9 AND Q0=9 THEN Q1=0000。Q0=Q0。WR。 end entity JC。use 。從該波形圖可以看出輸入脈沖的頻率是輸出脈沖的頻率的35倍。 END IF。 ELSE CNT:=CNT+1。139。ARCHITECTURE ONE OF PULSE ISBEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。USE 。：此模塊的功能是對總的時鐘進行分頻，總的時鐘是50M。(7）輸出控制模塊：分時輸出里程、等待時間、費用三個信號，實現(xiàn)動態(tài)顯示功能。(5）等待狀態(tài)模塊：等待信號作用時，該模塊可以記錄等待的時間，并產(chǎn)生等待計費的信號。(2)分頻器：將時鐘信號進行分頻。最后根據(jù)行駛里程或停止等待的時間的計費標準計費。：動態(tài)顯示模塊控制芯片信號輸入 信號輸入：各種控制信號經(jīng)輸入端給控制芯片。（附錄一）硬件系統(tǒng)組成框圖開關電路FPGA模塊動態(tài)顯示電路各模塊的作用和組成：（1）開關模塊該模塊的作用是用于電路的輸入的信號。（2）實現(xiàn)預置功能：能預置起步費、每公里收費、等待加費時間。（5）各計數(shù)器的計數(shù)狀態(tài)用功能仿真的方法驗證，并通過有關波形確認電路設計是否正確。 基本功能：（1）按行駛里程收費，并在車行3公里后再按3元/公里計算車費。而計價器作為出租車的一個重要組成部分，關系著出租車司機和乘客雙方利益，起著重要的作用，因而出租車計價器的發(fā)展非常迅猛。 1．引言隨著EDA技術的高速發(fā)展，電子系統(tǒng)的設計技術發(fā)生了深刻的變化，大規(guī)模可編程邏輯器件CPLD／FPGA的出現(xiàn)，給設計人員帶來了諸多方便。論述了計程模塊，計費模塊，計時模塊，譯碼動態(tài)掃描模塊等的設計方法與技巧。隨著社會的不斷進步，人們生活水平的不斷提高，出租車逐漸成為人們?nèi)粘Ｉ畈豢扇鄙俚慕煌üぞ摺＃?）掌握用Max+pulsII軟件的原理圖輸入的設計方法。（4）用VHDL語言設計符合上述功能要求的出租車計費器，并用層次化設計方法設計該電路。車白天停止超過三分鐘后按1元/分鐘計算，晚上超過3分鐘按2元/分鐘計算。本人負責軟件部分。數(shù)碼管將計費、等待時間和里程動態(tài)的顯示出來。 FPGA內(nèi)部具體框圖及方案設計：出租車的一般計費過程為：出租車載客后，啟動計費器，整個系統(tǒng)開始運行，里程計數(shù)器從0開始計數(shù)，費用計數(shù)器從9開始計算；出租車載客中途等待，等待時間計數(shù)器從0開始計數(shù)。輸入信號