【正文】 大器 INA126 1 DIP8 放大器 LM386 1 DIP8 放大器 AD711 1 DIP8 AD 轉(zhuǎn)換 TLC7135 1 DIP16 時(shí)鐘芯片 PCF8563 1 DIP8 語音芯片 ISD1420 1 DIP28 FPGA最小系統(tǒng) SpartanⅡ EXC2S100E 1 DIP40 譯碼器 74HC138 1 DIP16 I/O 擴(kuò)展 8255 1 DIP40 鍵盤控制 ZLG7289 1 DIP28 3289 電位器 100K 4 10K 4 100 歐 2 200 歐 2 晶振 1 12M 1 鎖存器 74HC373 2 DIP20 壓力傳感器 ＬＳ－１稱重傳感器 1 附錄 2 印制板圖 檢測(cè)部分底層印制板圖 (包括前置放大和 AD 轉(zhuǎn)換部分 ) 檢測(cè)部分頂層印制板圖 基于 FPGA 的電子稱設(shè)計(jì) 第 24 頁 共 33 頁 FPGA控制板印制板圖 附錄 3，程序清單 1 頂層文件 Engineer: 徐文卿，藍(lán)仁富，唐正宇 Design Name: 電子稱 Module Name: TOP Project Name: 電子稱 Target Device: Tool versions: Description: 帶時(shí)鐘功能，同時(shí)顯示商品單價(jià)，總價(jià)，重量等信息。 use 。 數(shù)字鍵輸入 key : in std_logic_vector(5 downto 0)。 ICL7135 數(shù)據(jù) str : in std_logic。 液晶輸出控制口 RS rw : out std_logic。 工作時(shí)置高電平 lcddata : out std_logic_vector(7 downto 0)。 architecture Behavioral of top is ponent keyboard is 鍵盤模塊 port(clkin : in std_logic。 codewei : out std_logic_vector(1 downto 0)。 reset : in std_logic。 leddata : out std_logic_vector(15 downto 0) )。 clkin : in std_logic。 end ponent。 lcddata : out std_logic_vector(31 downto 0)。 ponent munication is PCF8563 時(shí)鐘芯片模塊 port(scl : out std_logic。 bin : in std_logic_vector(3 downto 0)。 end ponent。 基于 FPGA 的電子稱設(shè)計(jì) 第 25 頁 共 33 頁 keynum : in std_logic_vector(9 downto 0)。 數(shù)碼管位選口 leddata : out std_logic_vector(7 downto 0) 數(shù)碼管段碼口 )。 液晶使能口 E rst : out std_logic。 PCF8563 時(shí)鐘芯片 SCL sda : inout std_logic。 給 ICL7135 時(shí)鐘信號(hào) din : in std_logic_vector(4 downto 0)。 時(shí)鐘輸入 reset : in std_logic。 use 。 經(jīng)過幾天的努力實(shí)踐，不斷的測(cè)試， 不斷的改進(jìn)電路或程序，最后完成了設(shè)計(jì)。 反復(fù)進(jìn)行直到成功。 表 測(cè)試使用的儀器設(shè)備 序號(hào) 名稱 型號(hào) 數(shù)量 備注 1 3 位半數(shù)字萬用表 UNIT 1 深圳勝利公司 2 直流穩(wěn)壓電源 DF1731SC2A 1 江蘇揚(yáng)中電子儀器廠 3 信號(hào)發(fā)生器 GFG8216A 1 南京無線電儀器廠 4 雙蹤示波器 YB4365 1 江蘇揚(yáng)中電子儀器廠 5 FPGA 實(shí)驗(yàn)儀 DPFPGA 1 廣州致遠(yuǎn)電子有限公司 在 系統(tǒng)硬件焊接完成及軟件功能仿真、下載成功之后。之后是時(shí)序仿真（ Timing Simulation），其目的是通過時(shí)序可以更清楚的了解程序的工作過程，在較復(fù)雜的系統(tǒng)中時(shí)序仿真是必不可少的。 鍵盤控制程序的設(shè)計(jì)將各按鍵設(shè)置為特定的功能，使用起來十分方便。 LED譯碼模塊是將數(shù)字量轉(zhuǎn)換為 BCD碼來驅(qū)動(dòng)數(shù)碼管。圖 模塊結(jié)構(gòu)圖 。 圖 時(shí)鐘芯片 I2C 程序流程圖 3． 數(shù)據(jù)處理模塊 數(shù)據(jù)處理模塊包括 接收部分，數(shù)據(jù) RAM，乘法運(yùn)算模塊等。在控制核內(nèi)共設(shè)置了兩個(gè)狀態(tài)機(jī)，分別稱為命令狀態(tài)機(jī)和時(shí)序狀態(tài)機(jī)。 分頻模塊示意圖如圖 。分頻為我們所需要的固定頻率值再投于應(yīng)用中。因此，設(shè)計(jì)者可不必了解硬件結(jié)構(gòu)，從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 FPGA器件中去，從而實(shí)現(xiàn)可編程邏輯器件的專用集成電路（ ASIC）設(shè)計(jì)。 基于 FPGA 的電子稱設(shè)計(jì) 第 16 頁 共 33 頁 報(bào)警電路 圖 ， 除了上一小節(jié)中語音可能用于超載和欠量程提示外，系統(tǒng)還 設(shè)計(jì)了兩個(gè)發(fā)光二極管作為超載和欠量程指示 燈，使系統(tǒng)更加完善 。 A01A12A23A34A45A56A69A710P L A Y L23R E C27P L A Y E24R E C L E D25X C L K26AGC19M I C17M I C R E F18A N A O U T21A N A I N20S P +14S P 15V S S A13V S S D12V C C A16V C C D28I S D 14 20100KR S L 1100KR S L 2100KR S L 3V C CD S 1 1KR4S1S2S3A0A1A2A3A4A5A6A7A8A9A 1012345678161514131211109S4470KR5C2C3R6V C C1KR710KR8220uFC810KR9A8A9A 10MKLS 圖 語音單元錄放電路原理圖 錄音內(nèi)容存入永久存儲(chǔ)單元，提供零功率信息存儲(chǔ)，這個(gè)獨(dú)一無二的方法是借助于美國 ISD公司 的專利 —— 直接模擬存儲(chǔ)技術(shù)（ DAST TM）實(shí)現(xiàn)的。 MAX232 包含兩個(gè)將 TTL 輸入轉(zhuǎn)換成 RS232 輸出的驅(qū)動(dòng)器，還包含兩個(gè)將 RS232 輸入翻譯成 CMOS 輸出的接收器，這些驅(qū)動(dòng)器和接收器具有反向的功能。 4123B R I D G E 1D 1 83KR 3 3LEDD 1 9104C2104C4470UC1470UC3P O W E R ( + 9 V )J7V i n1GND2+ 5 V3L M 7 8 0 512C O N 2J1V C CV C CGND 圖 +5V 電源電路圖 其它 擴(kuò)展電路 通訊接口電路 一般的商用電子稱都能與上位機(jī)（ PC 機(jī)）進(jìn)行通訊，可以將大量的商品數(shù)據(jù)存于上位機(jī)，然后通過串口或并口通訊與電子稱相連，達(dá)到遠(yuǎn)距離控制的目的。我們 采用了三端固定穩(wěn)壓芯片 7805和 7812為系統(tǒng)提供穩(wěn)定的電源。 PCF8563與 FPGA接口采用 3 根口線， FPGA通過 I2C 總線讀取 PCF8563的基準(zhǔn)時(shí)間。最簡(jiǎn)單的辦法是在電路中增加了一顆日歷時(shí)鐘芯片。 動(dòng)態(tài)顯示原理如下： 當(dāng)向 LED的段碼數(shù)據(jù)口發(fā)送第一個(gè) 8位數(shù)據(jù)，這時(shí)只有一個(gè)數(shù)碼管顯示該數(shù)碼，延時(shí)一段時(shí)間后可以發(fā)送第二 8位數(shù)據(jù)，顯示器分時(shí)輪流工作，雖然每次只有一個(gè)顯示器顯示，但由于人的視覺暫留現(xiàn)象，我們?nèi)阅芨杏X到所有顯示器都在同時(shí)顯示。 基于 FPGA 的電子稱設(shè)計(jì) 第 12 頁 共 33 頁 S1 S2 S3 S4 S5 S6 S7 S8 S9 S 1 0 S 1 1 S 1 2 S 1 3 S 1 4 S 1 5 S 1 6V C C12345678910KR S L 112345678910KR S L 2V C CD S 1 D S 2 D S 3 D S 4 D S 5 D S 6 D S 7 D S 8 D S 9 D S 1 0 D S 1 1 D S 1 2 D S 1 3 D S 1 4 D S 1 5 D S 1 6 圖 鍵盤電路原理圖（ RSL RSL2 為排阻 ） LCD 顯示接口電路 圖 為液晶顯示接口電路，其中主要引腳說明如下： 4腳為寄存器選擇， 5 腳為讀寫選擇，6~14 腳為數(shù)據(jù)總絲， 15 腳為 片選端，本設(shè)計(jì)接 VCC 使其處于工作狀態(tài)。不需要外加鍵盤或顯示控制芯片，從而簡(jiǎn)化了外部電路。圖 為 FPGA 電路接口圖。 配置邏輯功能塊 CLB 的可編程邏輯單元，由分層的通用布線通道（ Rouning Channel）連接，同可編程輸入輸出功能塊圍繞來實(shí)現(xiàn)，基中 CLB 提供實(shí)現(xiàn)邏輯功能的邏輯單元； IOB 提供引腳到內(nèi)部信號(hào)線的接口，布線通道則提供 CLB和 IOB 的到連 接 通道。 圖中 C2 是基準(zhǔn)電容 ； C4 和 R9 為積分元件 ； C5 為自零電容 ； R11 和 C7 組成標(biāo)準(zhǔn)的濾波網(wǎng)絡(luò) ； R C6 和 DW DW2組成輸入過壓保護(hù)電路 ； R7為基準(zhǔn)電壓調(diào)節(jié)電位器， 可以根據(jù)需要顯示的滿度值選擇基準(zhǔn)電壓的大小，本設(shè)計(jì) 選擇的基準(zhǔn)電壓為 ，它們的關(guān)系是；滿度值為基準(zhǔn)電壓的兩倍。每輸出一位 BCD 碼的時(shí)間為 200 個(gè)時(shí)鐘周期，選通脈沖位于數(shù)據(jù)脈沖的中部，如果時(shí)鐘頻率太高，則數(shù)據(jù)的接受程序還沒有接受完畢，數(shù)據(jù)就已經(jīng)消失了。 由于 TLC7135內(nèi)部沒有振蕩器，所以需要外接。 圖中的 LM741的輸出端與 INA126 的地端相連， LM741 的 2 腳與 6腳相連 構(gòu) 成電壓跟隨器 ，R4 與正負(fù)電源相接， 通過 改變 R4 的 阻值 可 使 VO 與 RET 之間 的壓差變化，從而實(shí)現(xiàn) 調(diào)零 、 去皮 的功能。 其放大增益為 1805ADRKG ??? 微弱信號(hào) Vi1 和 Vi2 被分別放大后從 INA126的第 6 腳輸出。輸出信號(hào)電壓可由下式給出： 前端信號(hào)處理 由于 穩(wěn)重傳感器輸出的信號(hào)為 毫伏級(jí)信號(hào)，比 AD 轉(zhuǎn)換器的輸入信號(hào)低 23 個(gè)數(shù)量級(jí)，故需要設(shè)計(jì)一個(gè)前置放大器。1 零點(diǎn)溫度 系數(shù) %FS/10℃ 177。 （ 1－ 3kg） 2177。 % ，滿量程時(shí)誤差 ? 。 采用 的是 湖南宇航科技限公司生 產(chǎn)的 LS1 型傳感器， 表 2。 系統(tǒng)組成 經(jīng)過方案比較和論證，最終確定的系統(tǒng)組成框圖如圖 。 方案二 使用 LED 與 字符型 LCD 相結(jié)合顯示。 。故而采用雙積分型 A/D轉(zhuǎn)換器可大大降低對(duì)濾波電路的要求。 雙積分型 A/D轉(zhuǎn)換器具有很強(qiáng)的抗干擾能力。但考慮到所轉(zhuǎn)換的信號(hào)為一慢變信號(hào)，逐次逼近型 A/D轉(zhuǎn)換器的快速的優(yōu)點(diǎn)不能很好的發(fā)揮，且根據(jù)系統(tǒng)的要求， 14位 AD足以滿足精度要求，太高的精度就反而浪費(fèi)了系統(tǒng)資源。 方案一 逐次逼近型 A/D轉(zhuǎn)換器，如： ADS780 ADS7804等。 可以 通過改變 GR 的大小來改變放大器的增益。對(duì)精度影響較大。 MCU AT89S52 放大器 AD 轉(zhuǎn)換器 顯示器 鍵盤電路