【正文】 FL E X8 4 P IN P L CC 邵陽學院畢業(yè) 設計 （論文） . 19 FLEX10K 系列采用重復 可構造的 CMOS SRAM 工藝，把連續(xù)的快速通道互連與獨特的嵌入式陣列結構相組合，同時也結合了眾多可編程器件的有點來完成普通門陣列的宏功能。因此監(jiān)控電路必須能夠檢測一個 01的跳變信號。 DATA[7..1]： 數據輸入：并行的字節(jié)流數據通過 DATA[7..1]與 DATA0輸入器件。 nRS：輸入， 讀選通輸入： 對于 APEX II、 Mercury、 ACEX 1K、 APEX 20K 和 FLEX10K器件低電平表示在 DATA7引腳輸出的是 RDYnBSY信號；對于 FLEX 6000 器件，低電平表示在 DATA引腳輸出的是 RDYnBSY信號，如果 nRS 管腳沒有使用，應該被固定連接到高電平。 DCLK：輸入，時鐘輸入，用于從一個外部信號源輸入時鐘數據進入器件，在串行異步模式或并行異步模式配置中 ， DCLK應當被拉高， 不能懸空。 )這個管腳必須通過一個 1K電阻上拉到 VCCIO； 如果在配置過程中，如有錯誤發(fā)生，本管腳被器件拉；如果在配置或初始化過程中，有一個外部的信號源驅動本管腳為低，則器TCKTDOTMSTDIVCC VCCA L T E RA 的MA X 7000 系列器件VCCGNDGNDGNDByte Bla ste r10 芯接口引腳 1邵陽學院畢業(yè) 設計 （論文） . 17 件進入一個錯誤的狀態(tài)；在配置或初始化之后，驅動本管腳為低，不會影響器件。 圖 ByteBlaster（ MV）配置 FPGA 芯片介紹 (1)FPGA 的配置方式 在利用 FPGA進行設計時可以利 用 FPGA的 ICR特性，通過連接 PC機的下載電纜快速地下載設計文件至 FPGA進行硬件驗證。電路可重配置是指允許在器件已經配置好的情況下進行重新配置，以改變電路邏輯結構和功能。 MV 即混合電壓的意思。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電 而丟失，但編程的次數有限，編程的速度不快。 時鐘電路 765T L 0 8 2 1 /2R1 5 . 1 K AOUTR2 7 . 2 K1 0 3U i n邵陽學院畢業(yè) 設計 （論文） . 15 時鐘輸入是波形發(fā)生器必不可少的一部分， 它能為 FPGA 提供時鐘脈沖信號，考慮到 EDA 開發(fā)系統時鐘輸入的重要性，一個是 50MHz 的有源晶振作為時鐘信號源輸入，主要用 于輸入大的時鐘信號，為波形發(fā)生器提供基準的時鐘脈沖輸入。濾波信號是從運算放大器的同相端 輸入的，所以應該選用共模輸入范圍較大的運算放大器。一階低通濾波包含一個 RC 電路。濾波器的種類很多，在本次設計中用到集成有源濾波器。 ③ 轉換公式 為了將模擬電流轉換成模擬電壓，需把 DAC0832 的兩個輸出端 OUT1I 和 OUT2I 分別接到運算放大器的兩個輸入端上，經過一級運放得到單級性輸出電壓 A1U 。即不用寫信號控制，外部輸入數據直通內部 8 位 D/A 轉換器的數據輸入端。 電源線（ 4 條）： ccV 為電源輸入線，可在 +5～ +15V 范圍內選擇。 表 21 DAC 引腳功能說明 引 腳 功 能 說 明 07DD 為 8 位數據 輸入端， 7D 是最高位， 0D 是最低位 OUT1I 為 DAC 電流輸出 1，在構成電壓輸出 DAC 時此線應接運算放大器的反相輸入端 OUT2I 為 DAC 電流輸出 2，在構成電壓輸出 DAC 時此線應和運算放大器的同相輸入端同接模擬地 FBR 為反饋電阻引出端，在構成電壓輸出 DAC 時此端應接運算放大器的輸出端 REFU 為基準電壓輸入端，通過該引腳將外部的高精度電壓源與片內的 R－2R 電阻網絡相連，其電壓范圍為 － 10～＋ 10V CCV 為電源輸入端，電源電壓范圍 ＋ 5～＋ 15V AGND 為模擬地，整個電路的模擬地必須與數字地相連 DGND 為數字地 CS 為片選輸入端，低電平有效， 與 ILE 共同作用，對 1WR 信號進行控制。 DAC 引腳功能說明 如表 21 所示 。 “ 8 位輸出寄存器”和“ 8 位 DAC 寄存器” 用以實現兩次緩沖，這樣可以提高轉換速度。DAC0832 的內部結構圖如圖 所示 ； DAC0832 的內部 由 三部分組成 ： 8 位輸入寄存器用于存放 CPU 送來的數字量 ， 使輸出數字量得到緩沖和鎖存 ， 由 1LE 加以控邵陽學院畢業(yè) 設計 （論文） . 11 制 。為了保證穩(wěn)幅輸出，選用了 TL0821 構成穩(wěn)幅電路， TL0821 是一款低功耗、高速、寬帶運算放大器，具有很強的大電流驅動能力。 D/A 轉換器主要采用 8 位一體的 DAC0832，由于輸出波形的頻率上限與 DA轉換器件的轉換速度有很重要的關系，轉換的速度由 D/A 轉換周期為 1μs 所決定，輸入電壓為 +5V。由次可見，該方案更具有可行性，而且能很好地體現技術的先進性。這樣，需要高速運行的電路均由 FPGA 實現，大大減輕了對 MCU 速度的要求。 圖 波形發(fā)生器電路系統結構圖 綜合上述 方 案， 基于模擬電路的波形設計方法此方案 的優(yōu)點是電路結構簡單，原理簡單易懂，成本低廉，能基本生成正弦波。 波形的離散采樣開始返回生成波形查找表輸入波形參數存儲波形查找表邵陽學院畢業(yè) 設計 （論文） . 8 地址發(fā)生器如圖 。每來一個時鐘計數器就加一直到加到計數器的最大值，然后在從起始地址開始。通過改變 ROM中的數字量來 實現模擬信號 改變。 (2)基于 FPGA實現波形輸出 波形發(fā)生電路主要由時鐘電路、 FPGA控制電路、 D/A轉換電路、集成運放、低通濾波電路五部分組成 。數組的大小可以根據實際情況確定，如果需要波形持續(xù)時間教長則數組長一些。 ① 生成 正弦 波波形 查找 表 Matlab是一套功能十分強大的工程計算及數值計算分析軟件。需要注意的是，頻率合成器對D/A轉換器的分辨率有一定的要求， D/A轉換器的分辨率越高，合成的正弦波 S(t)臺階數就越多，輸出的波形的精度也就越高。 (5)波形存儲器 有相位累加器輸出的數據作為波形存儲器的詳細地址，進行波形的相位 — 幅值轉換，即可在給定的時間上確定輸出的波形的抽樣幅值。 (3)控制相位 的加法器 通過改變相位控制字 P可以控制輸出信號的相位參數。 圖 累加器框圖 頻 率 控 制 字 K累 加 器 加 法 器 加 法 器R O M D / A L P F相 位 控 制 字 P波 形 控 制 字 W參 考 信 號 f cN 位S ( n ) 位S ( t ) 位寄存器相位量化序列頻率控制字fc邵陽學院畢業(yè) 設計 （論文） . 6 每來一個時鐘脈沖 Cf ，加法器將頻率控制字 K與寄存器輸出的累加相位數據相加，再把相加后的結果送至寄存器的數據輸入端。因此，只要 N足夠大 DDS可以得到很細的頻率間隔。相位累加器在時鐘 Cf 的控制下以步長 K作累加， 輸出的 N位二進制碼與相位控制字 P、波形控制字 W相加后作為波形 ROM的地址，對波形 ROM進行尋址，波形 ROM輸出 D位的幅度 S(n)經D/A轉換器變成階梯波 S(t)，再經過低通濾波器平滑后就可以得到合成的信號波形，合成的信號波形形狀取決于波形 ROM存放的幅度碼，因此用 DDS可以生成任意波形。 DDS技術將輸出波形的一個完整周期的幅度值都順序地存放在波形存儲器中，通過控制相位增量產生頻率、相位可控的波形。 例如，對輸出信號頻率 maxf =20kHz 而言，因為移相分辨率為 o1 ，則一個周期至少要采樣 360 個點，即 MCU 發(fā)送波形幅度數據的速度， cp maxf 360f? 即 cpf ? 則前后發(fā)送 2 個波形幅度數據的時間間隔 maxT ? ，但是 MCU 的指令執(zhí)行周期一般有幾個 μs，從而 MCU 發(fā)送信號一個周期的波形數據一般要幾十個 μs。選擇集成運算放大器時，除希望輸入電阻較高和輸出電阻較低，最主要的是要選 擇其增益帶 寬 積滿足下列關系 ： od BW 0A f 3f () 邵陽學院畢業(yè) 設計 （論文） . 4 基于 MCU 的 波形發(fā)生器 設計 方案 波形的生成及對頻率和相位的控制均由單片機編程實現。 (6)電阻 3R 、 5R 值的確定 二極管的正向電阻與并聯電阻值差不多時，穩(wěn)幅特性和改善波形失真都有較好的效果。圖 中的二極管 1D 和2D 在振蕩過程中總有一個二極管處于正向導通狀態(tài)，正向導通電阻 dr 與 3R 并聯。為了 減小運算放大 器輸入失調電流及其漂移的影響，應盡量滿足 45R=R //R 的條件。 ② 為了使選頻網絡的特性不 受集成運算放大器輸入和輸出的電阻的影響，選擇 R時還應該考慮下列條件： ior R r 式中， ir 是集成運算放大器同相端輸入電阻； or 是集成運算放大器的輸出電阻。 圖 RC 橋式正弦波振蕩器 適當 調整 反饋電阻 3R 值， 使電路產生振蕩，輸出波形為穩(wěn)定的不失真的正弦波。例如，它能模擬編碼雷達信號、潛水艇特征信號、磁盤數據信號、機械振動瞬變過程、電視信號以及神經脈沖之類的波形，也能重演由數字示波器捕獲的波形 等 。但由于微處理器的速度限制，這種方式的波形發(fā)生器分辨 率較低，頻率切換速度較慢。但是采用這種技術的波形發(fā)生器電路結構復雜、體積龐大、穩(wěn)定度和準確度較差，而且僅能產生正弦波、方波、三角波等幾種簡單波形，難以產生較為復雜的波形信號。邵陽學院畢業(yè) 設計 （論文） . 1 前 言 波形發(fā)生器是一種常用的信號源， 廣泛用于科學研究、生產實踐和教學實踐等領域。它在電子信息、通信、工業(yè)等領域曾發(fā)揮了很大的作用。實質上它采用了軟件控制，利用微處理器控制 D/A,就可以得到 各種簡單波形。 隨著我國四個現代化和經濟發(fā)展，我國在科技和生產各領域都取得了飛速的發(fā)展和進步，同時這也對相應的測試儀器和測試手段提出了更高的要求，而波形發(fā)生器已成為測試儀器中至關重要的一類，因此在國內發(fā)展波形發(fā)生器具有重大意義和實際價值。如圖 所示 為利用集成運放構成的 RC 橋式 正弦波振蕩器的電路原理圖。 (2)選擇 RC 參數的主要依據和條件 ① 因為 RC 橋式振蕩器的振蕩頻率是由 RC 網絡決定的，所以 選擇 RC 的值 時應該把已知振蕩頻率 0f 作為主要依據。 (4)選擇電阻 4R 和 5R 電阻 4R 和 5R 可根據式 ()來確定，通常取 5R = 4R ，這樣既能保證起振，又不致引起嚴重的波形失真。因此，一般在振蕩器的負反饋支路中加入自動穩(wěn)幅電路，根據振蕩幅度的變化自動改變負反饋的強弱，達到穩(wěn)幅效果。 ②為了保證上下振幅對稱，兩個穩(wěn)幅二極管特性參數必須匹配。 (7)集成運算放大器的選擇 集成運算放大器作為振蕩電路的放大器，起放大作用，它是整個振蕩電路的基礎。 此方案的優(yōu)點是硬件電路簡單，所用器件少，可相對容易地產生各種波形，在低頻區(qū)基本上能實現所要求的功能；缺點是控制較復雜，精度不易滿足，生成波形的頻率范圍小，特別是難以生成高頻波形。 信號生成主要由 FPGA部分實現， FPGA部分主要包括相位累加器和波形查找表（波形查找表由 FPGA外部的存儲 器實現）。 其中 K為頻率控制字、 P為相位控制字、 W為波形控制字、 Cf 參考時鐘頻率， N為相位累加器的字長， D為 ROM數據位及 D/A轉換器的字長。當 K=1時， DDS輸出最低頻率（也即頻率分辨率）為 NCf2，而 DDS的最大輸出頻率由 Nyquist采樣定理決定，即 Cf2，也就是說 K的最大值為 N21 。累加器框圖如圖 。當相位累加器加滿量時就會產生一次溢出，完成一個周期的動作。由于波形存儲器中的不同波形是分塊存儲的，所以當波形控制字改變時， 波形存儲器的輸入為改變相位后的地址與波形控制字 W（波形地址）之和，從而使最后輸出的信號產生相移。正弦幅度量化序列S(n)經 D/A轉換后變成了包絡為正弦波的階梯波 S(t)。 基于 Matlab 與 FPGA 的 波形發(fā)生器 設計 方案 (1)基于 Matlab軟件生成波形查找表。 圖 波形數據采集流程圖 ② 輸出緩存的初始化 同樣根據所需要計算的波形頻率大小定義一個數組用于存放輸出的波形數據?？傮w流程如圖 。波形轉換速度是由控制地址發(fā)生器的時鐘控制的。最簡單的地址發(fā)生器就是計數器。這種以計數器為基礎的地