【正文】 此線應(yīng)接運(yùn)算放大器的反相輸入端 OUT2I 為 DAC 電流輸出 2，在構(gòu)成電壓輸出 DAC 時(shí)此線應(yīng)和運(yùn)算放大器的同相輸入端同接模擬地 FBR 為反饋電阻引出端，在構(gòu)成電壓輸出 DAC 時(shí)此端應(yīng)接運(yùn)算放大器的輸出端 REFU 為基準(zhǔn)電壓輸入端，通過(guò)該引腳將外部的高精度電壓源與片內(nèi)的 R－2R 電阻網(wǎng)絡(luò)相連，其電壓范圍為 － 10～＋ 10V CCV 為電源輸入端，電源電壓范圍 ＋ 5～＋ 15V AGND 為模擬地，整個(gè)電路的模擬地必須與數(shù)字地相連 DGND 為數(shù)字地 CS 為片選輸入端，低電平有效， 與 ILE 共同作用，對(duì) 1WR 信號(hào)進(jìn)行控制。即不用寫信號(hào)控制，外部輸入數(shù)據(jù)直通內(nèi)部 8 位 D/A 轉(zhuǎn)換器的數(shù)據(jù)輸入端。濾波器的種類很多，在本次設(shè)計(jì)中用到集成有源濾波器。濾波信號(hào)是從運(yùn)算放大器的同相端 輸入的，所以應(yīng)該選用共模輸入范圍較大的運(yùn)算放大器。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì)因掉電 而丟失，但編程的次數(shù)有限，編程的速度不快。電路可重配置是指允許在器件已經(jīng)配置好的情況下進(jìn)行重新配置，以改變電路邏輯結(jié)構(gòu)和功能。 )這個(gè)管腳必須通過(guò)一個(gè) 1K電阻上拉到 VCCIO； 如果在配置過(guò)程中，如有錯(cuò)誤發(fā)生，本管腳被器件拉；如果在配置或初始化過(guò)程中，有一個(gè)外部的信號(hào)源驅(qū)動(dòng)本管腳為低，則器TCKTDOTMSTDIVCC VCCA L T E RA 的MA X 7000 系列器件VCCGNDGNDGNDByte Bla ste r10 芯接口引腳 1邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 17 件進(jìn)入一個(gè)錯(cuò)誤的狀態(tài)；在配置或初始化之后，驅(qū)動(dòng)本管腳為低，不會(huì)影響器件。 nRS：輸入， 讀選通輸入： 對(duì)于 APEX II、 Mercury、 ACEX 1K、 APEX 20K 和 FLEX10K器件低電平表示在 DATA7引腳輸出的是 RDYnBSY信號(hào)；對(duì)于 FLEX 6000 器件，低電平表示在 DATA引腳輸出的是 RDYnBSY信號(hào)，如果 nRS 管腳沒(méi)有使用，應(yīng)該被固定連接到高電平。因此監(jiān)控電路必須能夠檢測(cè)一個(gè) 01的跳變信號(hào)。 邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 20 3 波形發(fā)生器的 VHDL 描述 完整的波形發(fā)生器由三部分組成：由計(jì)數(shù)器構(gòu)成的地址信號(hào)發(fā)生器、波形數(shù)據(jù)ROM 和 D/A。 LPM＿ ROM 定制 (1)進(jìn)入 MAX+plusⅡ ， 選菜單 File→MegaWizardPlug InManager,選擇“ Creat a new”， 然后按 “ Next” 鍵 ， 進(jìn)入圖 所示的界面。 ENTITY lpm IS PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 lpm_outdata: STRING。 END SYN。 在設(shè)定工程文件后，應(yīng)該選擇用于編程的目標(biāo)器件芯片，以便能在編譯后得到有針對(duì)性的時(shí)序仿真文件。 圖 選定當(dāng)前工程的目標(biāo)器件 按“ Start”按鈕，運(yùn)行編譯器。將節(jié)點(diǎn)信邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 25 號(hào)調(diào)入仿真波形編輯器窗中。在輸入信號(hào)inclock,address 分別加上時(shí)鐘信號(hào)，最后選擇菜單 File→Save As ，按“ OK”按鈕即可。 entity singt is port( clk: in std_logic。 signal q1:std_logic_vector(5 downto 0)。 end if。 else count12=count12+1。 這是正弦信號(hào)發(fā)生器源的頂層設(shè)計(jì)， 其中調(diào)用了 節(jié) 中 的波形數(shù)據(jù)存儲(chǔ)器ROM 模塊 ，此頂層文件作為工程文件可存于 d:\lihui\ 中。從上面仿真的波形結(jié)果可以看出。 (3)引腳瑣定 以上的仿真測(cè)試正確無(wú)誤，將設(shè)計(jì)編程下載到選定的目標(biāo)器件中進(jìn)行進(jìn)一步的硬件測(cè)試，以便最終了解設(shè)計(jì)的正確性。單擊“ Configue”，即進(jìn)行編程下載。彈出 Programmer 窗口后，選“ Options”項(xiàng)中的硬件設(shè)置項(xiàng)“ Hardware Setup”，在其下拉窗口中選擇“ ByteBlaster（ MV） ”項(xiàng)，其窗口如圖 右側(cè)所示。圖 中稍大的方塊（含 8 個(gè)小方塊）表示器件中內(nèi)嵌的 RAM 單元 EAB。由外部時(shí)鐘信號(hào) clk 與頻率控制信號(hào)data 共同控制 dout 波形數(shù)據(jù)的傳送。 u1: sindata port map(address=q1,q=dout,inclock=clk)。 fss=39。139。 q:out std_logic_vector(7 downto 0))。 use 。選擇 File→End Time … ，在 End Time 對(duì)話框中選擇邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 26 適當(dāng)?shù)姆抡鏁r(shí)間域，選 50μs 以便有足夠長(zhǎng)的觀察時(shí)間。 其次，在波形編輯窗口的上方選擇菜單“ Node”，在下拉菜單中選 擇輸入信號(hào)節(jié)點(diǎn)項(xiàng)“ Enter Nodes form SNF… ”。選擇如圖 所示界面上方的 Interfaces→VHDL Netlist Reader Settings,在彈出的窗口中選擇“ VHDL1993”，由于在 以后的版本的MAX+plusⅡ 中嵌入了用于優(yōu)化 FLEX10K 和 ACEX1K 系列適配的算法，編輯前關(guān)閉這一算法。首先選擇菜單 File→Project→Set ProjecttoCurrentFile，當(dāng)前的設(shè)計(jì)工程即被指定為 ipm。 BEGIN q = sub_wire0(7 DOWNTO 0)。 lpm_widthad: NATURAL。 LIBRARY ieee。 波形數(shù)據(jù)文件： WIDTH=8； DEPTH=64； ADDRESS＿ RADIX=HEX； DATA＿ RADIX=DEC； CONTENT BEGIN 00： 255； 01： 254； 02： 252； 03： 249； 04： 245； 05： 239； 06： 233；07： 255； 08： 217； 09： 207； 0A： 197； 0B： 186； 0C： 174； 0D：162； 0E： 150； 0F： 137； 10： 124； 11： 112； 12： 99； 13： 87； 14：75； 15： 64； 16： 53； 17： 43； 18： 34； 19： 26； 1A： 19； 1B： 13；1C： 8； 1D： 4； 1E： 1； 1F： 0； 20： 0； 21： 1； 22： 4； 23： 8； 24：13； 25： 19； 26： 26； 27： 34； 28： 43； 29： 53； 2A： 64； 2B： 75；邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 21 2C： 87； 2D： 99； 2E： 112； 2F： 124； 30： 137； 31： 150； 32： 162；33： 174； 34： 186； 35： 197； 36： 207； 37： 217； 38： 225； 39： 233；3A： 239； 3B： 245； 3C： 249； 3D： 252； 3E： 254； 3F： 255； END； 其中 WIDTH=8， 表示數(shù)據(jù)輸出位寬是 8； DEPTH=64， 表示共有 64 個(gè) 8 位數(shù)據(jù)點(diǎn) ； ADDRESS＿ RADIX=HEX， 表示地址信號(hào)用十六進(jìn)制數(shù)表示 ； DATA＿ RADIX=DEC， 表示輸出數(shù)據(jù)是十進(jìn)制數(shù)設(shè)文件名為 ， 存盤的路徑為d:\lihui\data。同時(shí)，改芯片具有的多電壓功能可以全面支持以不同電壓工作的產(chǎn)品。 DATA7：輸出， 在 FPGA配置方式， DATA的數(shù)據(jù)是被 RDYnBSY信號(hào)通過(guò)電平觸發(fā)方式在 nRS信號(hào)已經(jīng)被鎖存之后寫入。 nCEO：輸出，當(dāng)設(shè)備配置完成后被驅(qū)動(dòng)為低電平 。 FPGA的配置引腳功能 如下： MSEL0、 MSEL1：輸入 ， (0， 0)為串行 配置 或使用 配置 器件模式； (1， 0)為并行同步模式； (1， 1)為并行異步模式。 圖 10 芯片下載口 表 芯接口各引腳信號(hào)名稱 模式 1 2 3 4 5 6 7 8 9 10 PS DCK GND CONF_DONE VCC nCONFIG _ nSTATUS _ DATA0 GND 1 3 5 7 92 4 6 8 10邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 16 用 Altera 的 ByteBlaster(MV)并行下載電纜，連接 PC 機(jī)的并行打印機(jī)口和需要編程的器件，在線 配置 FPGA，調(diào)試非常的方便。 HO12 系列的有源晶振采用 TTL/HCMOS 技術(shù)，頻率范圍是 1000Hz1000MHz，這里我們采用的是 50MHz 的有源晶振。 (2)濾波電路參數(shù)計(jì)算 圖 低通濾波電路 該濾波電路是反相放大器，其傳遞函數(shù)為 ： ? ?? ? ? ?? ?0 f f 0fi 1 1 1 f fcU s Z s I GR1G S = = U s Z s I R 1+ sC R s1+w?? ??????（ ） = () 上式 (22)中 ， f0 1RG R??為零頻增益 ， cw =ff1RC 為截止角頻率 。 轉(zhuǎn)換公式如下： 一級(jí)運(yùn)放的輸出電壓：A1 REF 8DU =V 2? () D 為數(shù)字量的十進(jìn)制數(shù)，即 7 6 1 07 6 1 0D = D 2 + D 2 + . . . + D 2 + D 2? ? ? ? 當(dāng) REFV =5V 時(shí)， DAC0832 的轉(zhuǎn)換表如表 所示。 DGND 為數(shù)字量地線， AGND為模擬量地線。 2WR 用于控制轉(zhuǎn)換時(shí)間，當(dāng) 2WR 有效時(shí)，在 XFER 為傳送控制信號(hào)作用下，可將鎖存在輸入寄存器的 8位數(shù)據(jù)送到 DAC 寄存器 。 8 位 D/A 轉(zhuǎn)換電路由 8位 T 形電阻網(wǎng)和電子開(kāi)關(guān)組成，電子開(kāi)關(guān)受“ 8 位 DAC 寄存器”輸出控制 ,T 形電阻網(wǎng)能輸出和數(shù)字量成正比的模擬電流。 / c s1/ C S2GND3D34D25D16D07D713D614D515D416GND10VR8V C C20X F E R17W R 218I O U T 212I O U T 111FB9U1D A C 0 8 3 251pfV C C+5+ 12 1 25 . 1 K7.2K1 0 3I / O 2439I / O 2547I / O 2648I / O 2749I / O 2850I / O 2951I / O 3052I / O 3153CONF76T C K77T D O74TMS57STATUS55T D I15VCC4GND46CLK02U2E P F 1 0 K 1 01234U4T O 1 2+512346578U3T L 0 8 2 1AOUT1 2 3 4 5678910HDR+5C1C20 .1 μ1.2K1K1K2 . 7 K1K1.5K邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 10 單元 電路設(shè)計(jì) D/A 轉(zhuǎn)換電路設(shè)計(jì) (1)D/A 轉(zhuǎn)換電路 DAC0832 可編程數(shù)模轉(zhuǎn)換器是一種常用的電流輸出型的 8 位數(shù)模轉(zhuǎn)換電路，本次設(shè)計(jì)采用這種 D/A 轉(zhuǎn)換器。此方案的不足 就是 控制較為復(fù)雜， 對(duì) 系統(tǒng) 硬件要求高，成本 比較 高等。由送入地址依次讀取數(shù)據(jù)，所以通過(guò) DAC轉(zhuǎn)換是離散的信號(hào)，這就是從集成運(yùn)放輸出的波形是由很多點(diǎn)組成 的原因。地址發(fā)生器是靠向 ROM輸送一定順序的地址來(lái)實(shí)現(xiàn)的，每一個(gè)新的時(shí)鐘到來(lái)時(shí)提供一個(gè)新的地址 (這里指采樣時(shí)鐘 )。每次生成新波形時(shí)必須把次緩存清零。 因此 ， 為了取出主頻 0f ， 必須在 D/A轉(zhuǎn)換器的輸出端接入截止頻率為 Cf/2 的低通濾波器。 (4)控制波形的加法器 通過(guò)改變波形控制字 W可以控制輸出信號(hào)的波形。 (2)累加器 相位累加器由 N位加法器與 N位寄存器級(jí)聯(lián)構(gòu)成。如圖 。 單片機(jī)D / A濾 波 器幅 度 控 制正 弦 波信 號(hào) 輸 出 AD / A濾 波 器