【正文】 K即可。一個數(shù)字頻率合成器由相位累加器、加法器、波形存儲 ROM、邵陽學院畢業(yè) 設(shè)計 （論文） . 5 D/A轉(zhuǎn)換器和低通濾波器（ LPF）構(gòu)成。波形生成程序生成正弦波信號在一個周期內(nèi)的波形數(shù)據(jù)，這些數(shù)據(jù)循環(huán)輸出至 D/A 轉(zhuǎn)換器，通過在輸出數(shù)據(jù)指令之間插入 NOP 指令實現(xiàn)對頻率的控制，原理框圖如圖 所示。當振幅大時， dr 減小，負反饋增強，限制振幅繼續(xù)增長；反之振幅減小時 dr 加大，負反饋減弱，防止振幅繼續(xù)減小，從而達到穩(wěn)幅的目的。 (3)計算 R 和 C 的值 由式 ()可計算出電容值，初選 R 的值由式 ()算出 C 的值再復(fù)算 R 值。 在本次設(shè)計中，我通過 Matlab 獲取了波形數(shù)據(jù)，在 FPGA 中開辟了 ROM 區(qū)域，在 MaxplusⅡ 開發(fā)平臺上，實現(xiàn)了電路的 VHDL 硬件 描述和仿真，電路功能在 EDA 平臺上得到了驗證，但 由于我的能力和水平有限，論文中肯定會有不妥之處和錯誤，懇請 老師和同學提出批評和改進意見，在此表示由衷的感謝。隨著微處理器性能的提高，出現(xiàn)了由微處理器、 D/A 以及相關(guān)硬件、軟件構(gòu)成的波形發(fā)生器。 傳統(tǒng)的信號發(fā)生器采用模擬電子 技術(shù)，由分立元件構(gòu)成振蕩電路和整形電路，產(chǎn)生各種波形。 因此 只要改變 FPGA 中查找表數(shù)據(jù) 就可以產(chǎn)生任意波形，因此該研究方法可以產(chǎn)生任意波形。 0 1f=2πRC () 起振條件由式 ()決定 ： F4R 2R? () 在電路圖 中， F 3 5 dR =R +R //r ， dr 表示限幅二極管導(dǎo)通時的動態(tài)電阻。 (5)穩(wěn)幅電路的作用及參數(shù)選擇 由于元件誤差，溫度等外界因數(shù)的影響，振蕩器往往達不到理論設(shè)計的效果。 因為 ： F 3 5 dR =R +R //r () 取 5R =dr 所 以： 3 F 5 d F 5R = R R //r = R 0 .5 R?? () 但是， 3R 與 5R 的最佳數(shù)值仍要通過實驗調(diào)整來確定。 基于 MCU 與 FPGA 相結(jié)合 的 波形發(fā)生器 設(shè)計 方案 該方案采用 DDS（ Direct Digital Synthesis，直接數(shù)字頻率合成）技術(shù)產(chǎn)生數(shù)字式移相正弦波信號。 DDS方程： N0Cf =f K 2 ， 0f 為輸出頻率，Cf 為頻率時鐘。這樣，相位累加器在時鐘的作用下進行相位累加。 相位 — 幅度變換原理 圖如下圖： 圖 相位 — 幅度變換原理圖 (6)D/A轉(zhuǎn)換器 D/A轉(zhuǎn)換器的作用是把合成的正弦波數(shù)字量轉(zhuǎn)換成模擬量。 Matlab最大的特點是簡單和直接，它主要有如下特點：編寫簡單，編程效率高，簡單易懂；能在同一界面上進行靈活操作，用戶使用方便； Matlab語言有豐富的庫函數(shù)，進行數(shù)學運算時可以在直接調(diào)用，擴充能力強，交互性好；高效方便的矩陣個數(shù)組運算； Matlab繪圖十分方便；本設(shè)計正是基于Matlab軟件生成波形 函數(shù) ,再對波形進行數(shù)據(jù)采集 ,生成查找表文件，然后作為頭文件包含進工程。波形數(shù) 用數(shù)字形式存儲在 ROM當中，通過 D/A將一個數(shù)字量轉(zhuǎn)換成模擬量。波形輸出的頻率直接由采樣時鐘頻率來控制。 基于 單片機編程 的波形發(fā)生器設(shè)計方案 的優(yōu)點是硬件電路簡單，所用器件少，可相對容易地產(chǎn)生各種波形，在低頻區(qū)基 本上能實現(xiàn) 所要求的功能； 缺點是控制較復(fù)雜，精度不易滿足，生成波形的頻率范圍小，特別是難以生成高頻波形。 電路原理圖 所示 。 (2)D/A 轉(zhuǎn)換原理 設(shè)計采用 DAC0832 可編程轉(zhuǎn)換器， 與 DAC0809 模數(shù)轉(zhuǎn)換器的 100s 模數(shù)轉(zhuǎn)換速度相比， DAC0832 數(shù)模轉(zhuǎn)換器的輸出電流建立時間只需 1s。 采用 DAC0832 采用 20 腳雙列直插式封裝，與 TTL 電平兼容。 OUT1I 和OUT2I 為兩條模擬電流輸出線。 雙緩沖工作方式 兩個寄存器均處于受控狀態(tài)，輸入數(shù)據(jù)要經(jīng)過兩個寄存器緩沖控制后才進入 D/A轉(zhuǎn)換器。隨著電子技術(shù)、集成電路技術(shù)的迅速發(fā)展，集成有源濾波器在許多領(lǐng)域得到廣泛應(yīng)用。 一階低通濾波器的缺點是 :阻帶特性衰減太慢 ， 一般為20dB/10out， 所以這種電路只適用于對濾波特性要求不高的場合 。使用 ALTERA 的 ByteBlaster(MV)并行下載電纜，連接 PC 機的并行打印口和需要編程或配置的器件，并與 MAX+PlusII配合可以對 ALTERA 公司的多種 CPLD、FPGA 進行配置或編程。 PS 被動串行模式 (MSEL1=0、 MSEL0=0)， PPS 被動并行同步模式(MSEL1= MSEL0=0)， PSA 被動串行異步模式 (MSEL1= MSEL0=0)，PPA 被動并行異步模式 (MSEL1= MSEL0=1)， JTAG 模式 (MSEL1=0、MSEL0=0)。 nCONFIG：輸入，配置控制引腳，由 01的跳變開始配置，由 10跳變則復(fù)位器件；當設(shè)定本管腳為 0時，所有 I/O為三態(tài)。 nCS、 CS：輸入， 片選擇信號： nCS為低電平且 CS為高電平器件被使能可以進行配置，如果只有一個芯片選擇輸入被使用，那么另外一個必須被激活，在配置和初始化的過程中， nCS和 CS管腳必須被處于有效狀態(tài)。當本引腳被拉高，所有 I/O在正常的程序控制狀態(tài)。波形數(shù)據(jù) ROM中存有發(fā)生器的波形數(shù)據(jù)。 圖 定制 LPM＿ ROM 文件 (2)單擊“ Next”鍵， 選擇 ROM 數(shù)據(jù)位寬度為 8，地址線寬度為 6，即設(shè)置此ROM 能儲存 8 位二進制數(shù)據(jù)共 64 個，然后進入圖 所示的窗口。 q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。在此對話框中選擇“ Text Editor file”，單擊“ OK”按鈕 ，即選中了文本編輯方式。為了選擇EPF10K10LC844 器件，不要選中次欄下方的“ Show Only Fastest Speed Grades”選項，以便顯示出所有速度級別的器件。糾正后再次編輯，直至排除所用錯誤。 圖 列出并選擇需要觀察的信號節(jié)點 再次，設(shè)置波形參量。圖 即為仿真運算完成后的時序波形。 dout:out std_logic_vector(7 downto 0))。 signal fss:std_logic。 2:process(clk,data) begin if clk39。039。再進行波形仿真、引腳鎖定并編譯、編程配置、硬件測試等過程。 圖 正弦波發(fā)生器仿真波形 (2)了解器件資源分配情況 選擇左上角的“ MAX+plusⅡ ”主菜單，并單擊其中的菜單項“ Floorplan Editor” ,將彈出芯片資源編輯窗口，該窗口顯示了目標器件內(nèi)部的邏輯資源分布情況和設(shè)計項目對資源的利用情況。再次進入“ Layout”菜單，選其中的“ Current Assignments Floorplan”選項，在 “Unassigned Nodes”列表框中將顯示待鎖定的信號引腳名。 (3)如圖 所示，單擊“ Configure”按鈕 ，向 EPF10K10LC844 下載配置文件，出現(xiàn)報告配置完成的信息提示“ Configuration Complete”。同樣， dout0 在 39 號引腳上； dout1 在 47 號引腳上； dout2 在 48 號引腳上； dout3在 49 號引腳上； dout4 在 50 號引腳上； dout5 在 51 號引腳上； dout6 在 52 號引腳上； dout7 在 53 號引腳上； 引腳鎖定表如表 所示： 表 引腳鎖定表 模 式 信 號 引腳號 模 式 信 號 引腳號 Input Clk 2 Input Data9 19 Input Data0 5 Input Data10 21 Input Data1 6 Output Dout0 39 Input Data2 7 Output Dout1 47 Input Data3 8 Output Dout2 48 Input Data4 9 Output Dout3 49 Input Data5 10 Output Dout4 50 Input Data6 11 Output Dout5 51 Input Data7 16 Output Dout6 52 Input Data8 17 Output Dout7 53 在鎖定引腳后再通過 MAX+plusⅡ 的編譯器“ Compiler”，對文件重新進行邵陽學院畢業(yè) 設(shè)計 （論文） . 30 編譯一次，將引腳信息編入下載文件中 。 圖 芯片資源編輯窗口 邵陽學院畢業(yè) 設(shè)計 （論文） . 29 對于 EPF10K10LC844，其中共有 216 個小柱，即邏輯陣列塊 LAB，每個LAB 有 8 個小方塊，每個小方塊表示一個邏輯宏單元（ Logic Cell），因此共有 1728個 LC（即 LE）。圖 即為仿真運算完成后的時序波形。 end if。139。 begin 邵陽學院畢業(yè) 設(shè)計 （論文） . 27 1: process(fss) begin if fss39。 architecture dacc of singt is ponent sindata port(address:in std_logic_vector(5 downto 0)。例如：當時鐘信號 inclock 為高平且輸入地址信號為 00 時，輸出數(shù)據(jù)q 正好對應(yīng) FF（ 255），接著當時鐘信號再為高電平時輸入的地址信號為 01，輸出數(shù)據(jù) q 為 FE（ 254）依此不斷有序的根據(jù)地址信號取出波形數(shù)據(jù)。 在“ Options”菜單中消去網(wǎng)格對齊項“ Snap to Grid”左側(cè)的對勾，以便能夠任意設(shè)置輸入電平位置，或設(shè)置輸入時鐘信號的周期。首先，選擇菜單 File→New ，在選擇圖 中“ New”對話框中的“ Waveform Editer file”項，打開波形編輯窗口。 選擇 VHDL 文本編輯版本號。首先在“ Directories”目錄框中選擇已經(jīng)建立好的存放本文件名“ ”，單擊“ OK”按鈕，即把輸入的文件存放在目錄 d:\lihui 中了。 邵陽學院畢業(yè) 設(shè)計 （論文） . 23 q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 ARCHITECTURE SYN OF lpm IS SIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0)。 它的作用是 每來一個電平就從定邵陽學院畢業(yè) 設(shè)計 （論文） . 22 制好的 ROM 里取一個數(shù)送往 q 輸出。 波形發(fā)生器的 VHDL 描述 正弦信號波形數(shù)據(jù)文件的建立 正弦波數(shù)據(jù)存儲器 ROM 地址線寬度為 6，數(shù)據(jù)線寬度為 8，在 FPGA 中用VHDL 硬件描述語言實現(xiàn)存儲空間的擴展，正弦波波形 數(shù)據(jù)由 64 點構(gòu)成， 在MATLAB 環(huán)境下，通過采樣獲取，關(guān)于采樣數(shù)據(jù)的獲取方法 ，在本文的第四章有詳細說明。 如 圖 為 FLEX 10K10 主要引腳功能，該裝置采用的 FLEX EPF10K10 有84 個引腳，各主要引腳功能如下 (圖 )： 圖 FLEX10K10 芯片 引腳圖 I / O 3254n S T A T U S55n T R S T56T M S57I / O 3358I / O 3459I / O 3560I / O 3661I / O 3762V C C I N T63I / O 3864I / O 3965I / O 4066I / O 4167G N D I N T68I N T I _ D O N E69I / O 42 / R D Y n B S Y70I / O 4371I / O 4472I / O 45 / C L K U S R73T D O74nCEO75CONF76TCK77I/O46/nCS78I/O47/CS79I/O48/nWS80I/O49/nRS81GNDINT82DEV_OE83IN484GCLCK11IN1