【正文】 真驗證不 對或者到走某一步有錯 , 就要返回修改。全局網(wǎng)絡(luò)一般分配給時鐘信號 , 構(gòu)成時鐘樹。 FPGA 器件的組合邏輯塊是查找表結(jié)構(gòu)。 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之 5 一。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備）。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 隨著超大規(guī)模集成電路的發(fā)展，利用 FPGA 小數(shù)分頻 為越來越多的設(shè)備如測量儀等提供更加精準(zhǔn)的頻率源，從而使的在國防、民用、醫(yī)學(xué)、生物、物理、化學(xué)等方面有了更大進步空間。整數(shù)分頻器的實現(xiàn)比較簡單，可采用標(biāo)準(zhǔn)的計數(shù)器或可編程邏輯器件設(shè)計實現(xiàn)。但市場上對于實現(xiàn)奇數(shù)分頻，半整數(shù)分頻及其他小數(shù)分頻往往不能滿足要求。 關(guān)鍵字： FPGA 小 數(shù)分頻器 VHDL 頻率計 2 目 錄 1 FPGA 及 VHDL 簡介 什么是 FPGA .................................................................................................... 4 FPGA由什么構(gòu)成 ............................................................................................. 5 FPGA設(shè)計步驟 ................................................................................................. 5 硬件描述語言 VHDL ....................................................................................... 10 2 小數(shù)分頻分析及設(shè)計 整數(shù)分頻與半整數(shù)分頻 .................................................................................... 12 分頻的程序 ..................................................................................................... 12 頂層原理圖 ..................................................................................................... 15 3 外圍及顯示電路設(shè)計 頻率計 ............................................................................................................ 16 4 位十進制頻率計的設(shè)計 ................................................................................. 16 4 位十進制頻率計系統(tǒng)仿真及結(jié)果 ................................................................... 17 TESTCL模塊的設(shè)計 ........................................................................................ 17 TESTCL模塊系統(tǒng)仿真及結(jié)果 .......................................................................... 19 4 實驗總結(jié) .......................................................................................................... 20 致 謝 ....................................................................................................................... 21 參考文獻 .................................................................................................................. 21 3 引言 隨著各種先進雷達、制導(dǎo)、定位系統(tǒng)、數(shù)字通信設(shè)備及專用測試儀性能的不斷提高，對其頻率源的要求越來越高。 小數(shù)分頻的基本原理小數(shù)分頻的基本原理是采用脈沖吞吐計數(shù)器和鎖相環(huán)技術(shù)先設(shè)計兩個不同分頻比的整數(shù)分頻器，然后通過控制單位時間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。 高速發(fā)展的的當(dāng)今社會是數(shù)字化的時代，各種各樣的數(shù)字化產(chǎn)品進入了市場。 1 航空通信中小數(shù)分頻器的設(shè)計 摘要： FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。小數(shù)分頻是為解決人們想要小數(shù)頻率的愿望，而不局限于整數(shù)頻率。同時所需的人力又不是特別多。 本次設(shè)計用 VHDL 設(shè)計了小數(shù)分頻器，在 QuartusⅡ 上仿真，仿真結(jié)果證明本次實驗正確，最后用FPGA 器件實現(xiàn)了小數(shù)分頻器。目前大多數(shù)采用直接合成、鎖相環(huán)和直接數(shù)字合成之一或不同的組合。分頻器是集成電路中最基礎(chǔ)也是最常用的 電路。 本文采用一個整數(shù)分頻和一個半整數(shù)分頻來實現(xiàn)小數(shù)分頻。 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路 設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計 者而改變，所以 FPGA 可以完成所需要的邏輯功能。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于 ASIC 的芯片上。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 FPGA 的內(nèi)部結(jié)構(gòu)大致分為 5 個部分 : 均勻分布的邏輯塊組成的邏輯陣列 , 輸入 I/O 輸出塊 ( I/O 塊 ) , 連線資源 ,全局網(wǎng)絡(luò) , 嵌入式資源。全局網(wǎng)絡(luò)是連線資源中的特殊連線 , 其性能比普通連線要好得多 , 它延伸到器件內(nèi)所有的資源位置。下圖所示即為 Cyclone 系列的 FPGA 芯片的邏輯單元 (LE)組成 . 圖 FPGA芯片的邏輯單元圖 FPGA設(shè)計步驟 FPGA 設(shè)計流程包括系統(tǒng)設(shè)計和設(shè)計實現(xiàn) , 系統(tǒng)方案完成之后即進入設(shè)計實現(xiàn)階段的工作 , 它以系統(tǒng)方案為輸入 , 進行 RTL 級描述、功能仿真 (RTL 級仿 6 真