【正文】 兩個加數(shù)有關(guān)，它們是可以并行產(chǎn)生的 。雖然無法達到常數(shù)時間的運算，但是所需要的時間已經(jīng)不會是與加法的位個數(shù)成正比了，大約是對數(shù)的關(guān)系。從這時不難發(fā)現(xiàn)，只要能夠加快進位輸出產(chǎn)生的速度，就有辦法使加法器的速度提高。 設(shè)計規(guī)則檢查無誤后，我們再提取相應(yīng)的層次和參數(shù)進行匹配檢查，得到的 LVS 如圖 215： 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 20 頁 圖 215 16 位加法器版圖原理圖匹配情況 通過觀 察該圖可以知道該加法器中總的端口、網(wǎng)絡(luò)和 PNMOS 管的數(shù)量，比較發(fā)現(xiàn)，版圖與原理圖完全匹配。由于已經(jīng)設(shè)計好了全加器電路的版圖，因此對于 16 位加法電路，只需將 16個全加器版圖按照一定的規(guī)律和條件放在一起并將其中的對應(yīng)端口用相應(yīng) 材料連接在一起即可。最終得到的全加器版圖如圖 212： 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 17 頁 圖 212 全加器電路版圖 版圖設(shè)計好后，需要通過驗證，以確定它與原理圖匹配， 在本文當中，我們的版圖設(shè)計和驗證過程分為三步 DRC、 Extract 和 LVS。 對于電路設(shè)計 而言，版圖是最終生產(chǎn)產(chǎn)品的依據(jù) ，版圖性能的好壞，直接 決定了電路性能的好壞。 求和位 S1： plht =， phlt =， riset =， falt =， 平均延遲 t=。 解決辦法是調(diào)整晶體管尺寸，因為電路的上升遲延和下降延遲都是由晶體管的充 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 15 頁 放電速度決定的。電路 如 圖 29： 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 14 頁 圖 29 全加器構(gòu)成的 16 位加法電路 在 spectre 環(huán)境下進行模擬仿真，這次我們只關(guān)心一個問題：進位信號有效電平（高電平）從最低位傳送到最高位的延遲時間。因此，本章后面設(shè)計多位加法電路的時候采用鏡像全加器。 兩種加法器 綜合 性能比較 前面兩節(jié)我們設(shè)計了兩種不同結(jié)構(gòu)的全加器電路，現(xiàn)在對其進行匯總比較。 由于 PMOS 和 NMOS 管的電子遷移率不同，要使一個反相器的上升沿和下降沿基本相等，需要 P 管寬長比是 N 管的兩倍。 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 12 頁 (a) (b) 圖 28 4 位加法電路仿真結(jié)果 (a)進位輸出 C3 (b)求和輸出 S3～ S0 對于信號的同步性問題，理論上的一種解決方案是將除最低位外的所有輸入信號A 和 B 按照需要進行延時，以達到和前一位可能的進位信號同步，以免造成邏輯功能錯誤。如果該問題不解決，加法器性能將會受到很大影響，甚至導(dǎo)致其不能正常工作。 各晶體管的尺寸分別如表 23（表中只包含其寬度信息） ： 表 23 鏡像全加器中各晶體管尺寸 標號 M0～ M2 M3， M4 M5～ M8 M9～ M1 M10， M11 NMOS * * * * 標號 M14～ M16 M17， M18 M19～ M22 M23～ M25 M26， M27 PMOS *3 3 5*3 *3 3 注：表中所有尺寸單位均為 (um)，所有晶體管長度均為 。 最初，所有晶體管均采用最小尺寸，再根據(jù)從輸出得到的信息，從實際需要出發(fā)，對各晶體管尺寸行進改進，從而完成第一階段的電路仿真工作，并確定該原理圖當中所有晶體管的尺寸。 鏡像全加器電路的門級電路如前面 圖 24 所示， 將門級電路的晶體管放在一起重新放置，得到 晶體管級電路如 圖 25： 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 9 頁 圖 25 全加器晶體管級電路 ［ 6］ 該鏡像全加器電路由 14 個 PMOS 和 14 個 NMOS 共 28 個晶體管組成，相比其它結(jié)構(gòu)，有其獨到的優(yōu)勢， 一方面它用更少的晶體管實現(xiàn)同樣的功能，另一方面，該結(jié)構(gòu)對于版圖設(shè)計有一定的好處。其中 iA 和 iB 分別是 被加數(shù)及加 數(shù) ， i1C－ 為相鄰低位來的進位數(shù)， iS 為本位數(shù)和 （稱全加和）以及 iC 為向相鄰高位的進位數(shù)。 一方面是由于同或異或門延遲大，速度慢，另一方面是因為其中存在互補變量。 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 6 頁 (a) (b) 圖 21 半加器 (a) 由與非門組成 (b) 由異或門及與門組成 我們對圖 21(b)的 原理圖 進行 仿真 ， 波形 如圖 22： 圖 22 半加器仿真結(jié)果 我們設(shè)定的輸入信號特征如下： 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 7 頁 信號 A： 1T （高電平持續(xù) 時間）＝ 1ns， T（周期）＝ 2ns， riset （上升時間） = falt ， （下降時間） =1ps， 以后信號定義符號均如上規(guī)定。由表中邏輯關(guān)系可見，這種加法運算只考慮了兩個加數(shù)本身，而沒有考慮由低位 來的 進位，所以稱為半加。通常情況下，我們采用兩種結(jié)構(gòu)來構(gòu)成全加器電路， 一種由兩個半加器組成，另一種為鏡像結(jié)構(gòu)。 第二章到第四章分別介紹三種不同結(jié)構(gòu)的加法電路，這三種結(jié)構(gòu)分別為：全加器加法器、超前進位加法器和曼徹斯特進位鏈加法器；從原理入手進行分析，并詳細介紹了從原理圖到邏輯功能驗證，再到模擬仿真，參數(shù)優(yōu)化，晶體管尺寸的調(diào)整，到最終版圖的生成，檢查及驗證。 在任何種類的電路設(shè)計過程中，我們都面臨著性能和所付出的代價這對矛盾。并且，自從 1995 年以來，根據(jù) Verilog 用戶提出的需求， Verilog 做了許多增補。工業(yè)界對 Verilog 的認可，更進一步使得它在數(shù)字邏輯設(shè)計領(lǐng)域占據(jù)統(tǒng)治地位。第二個關(guān)鍵因素是， Gateway 公司一起密切注意 ASIC 制造廠商的需求。 Verilog 之所以能在市場上得到認可并占據(jù)主導(dǎo)地位，有三個關(guān)鍵因素。這種語言得到了集成電路數(shù)字系統(tǒng)設(shè)計工程師的廣泛認可和普遍采用，因此已經(jīng)成為了一項工業(yè)標準。在Cadence 系統(tǒng)中， DIVA 集成在版圖編輯程序 Virtuoso 和線路圖編輯程序 Composer 中，在這兩 個 環(huán)境中都可以激活 DIVA。還可以在 設(shè)計 的初期就進行版圖檢查，盡早發(fā)現(xiàn)錯 誤并互動地把錯誤顯示出來，有利于及時發(fā)現(xiàn)錯誤所在，易于糾正。 本文圖形輸入使用 Virtuoso Schematic Composer 作為設(shè)計輸入工具，文本輸 入采用 Verilog。 設(shè)計輸入一般包括圖形與文本輸入兩種格式。在交互式布局，布線，編輯及邏輯和物理表示中，工具都會自動地建立和保持同版圖數(shù)據(jù)相關(guān)的電連接信息。 版圖設(shè)計： Virtuoso Layout Editor 是 Cadence 功能強大的全定制數(shù)字和模擬 IC 版圖編輯器 ,支持純多邊形、參數(shù)化單元、符號化版圖與壓縮、版圖綜合等多種輸入方法，快速的設(shè)計層次瀏覽以及多窗口環(huán)境使用戶同時編輯多個設(shè)計。 Spectre是 Cadence高性能、高精度的 Spice仿真器，其先進的算法結(jié)構(gòu)和技術(shù)使其擁有優(yōu)異的仿真速度、仿真容量和收斂特性，已廣泛獲得 IC廠商和用戶的支持。 它根據(jù)硬件描述語言來建立設(shè)計模型，通過一定的激勵輸入，再將輸出結(jié)果與正確結(jié)果進行比較，以驗證功能的正確性。 CADENCE VIRTUSO 開發(fā)平臺 是該公司的其中一款非常強大的開發(fā)工具，它運行于 LINUX 或 UNIX 環(huán)境下，功能概 涵原理圖設(shè)計與仿真、邏輯功能仿真、版圖設(shè)計、版圖驗證與仿真等工具。隨著超深亞微米制作工藝、極低的工作電壓和GHz 級工作頻率帶來的挑戰(zhàn)，對電路的結(jié)構(gòu)及其布局布線的分析設(shè)計與仿真優(yōu)化就顯得特別重要，本文正是基于這樣的基礎(chǔ)誕生的。正是由于加法電路在 各種系統(tǒng)中的廣泛應(yīng)用，其性能好壞對各種電路系統(tǒng)有著重大意義；因此，對加法電 路的學(xué)習(xí)，分析和研究就顯得十分重要，加法電路的性能提升，對于電路整體性能的提 升，有著不可小覷的作用。 Manchester chain。 關(guān)鍵詞 ：加法器； 超前進位； 曼徹斯特鏈； 信號同步 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 V 頁 Abstract Adder circuit is an important ponent of digital circuit. Its main function is to achieve one or more of the two binary operations of addition, to draw and, as well as the corresponding binary results. Adder circuit plays an important role in all kinds of puting circuit and is an indispensable part. As for puting circuit, the most important is its putational speed, usually, the greater the transistor size is,the faster charge and discharge speed will be,surely with higher puting on the other hand, from the chip maker39。從理論研究入手，對各種結(jié)構(gòu)工作原理深入了解，并設(shè)計出原理圖。 對于運算電路，最重要的莫過于其運算速度，通常， 晶體管尺寸越大，充放電速度就越快，運算速度當然也就更快；但從芯片制造的角度 來說，晶體管尺寸越大，版圖的面積也就會越大，制造成本會變得很高。 西 南 交 通 大 學(xué) 畢業(yè)設(shè)計（論文） CMOS 加法電路的設(shè)計與研究 西南交通大學(xué)本科 畢業(yè)設(shè)計 (論文 ) 第 I 頁 院 系 信息科學(xué)與技術(shù)學(xué)院 專 業(yè) 電子科學(xué)與技術(shù)（ 微電子 技術(shù) 方向） 年 級 2020級 姓 名 李陽 題 目 CMOS 加法電路的設(shè)計與研究 指導(dǎo)教師 評 語