【正文】 select_abc=339。 select_abc=339。 顯示處理模塊 BCD7 段譯碼器 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 26 select_abc=339。 select_abc=339。 select_abc=339。 select_abc=339。 通過掃描頻率的設(shè)計(jì)，可以讓信號在一個時(shí)刻只有一個數(shù)據(jù)被送到 BCD7 段譯碼器，同時(shí)通過處理選中對應(yīng)的數(shù)碼管，達(dá)到動態(tài)掃描顯示，由于掃描頻率遠(yuǎn)大于人眼能分辯的 24Hz，所以看上去一點(diǎn)都不閃爍的。 顯示模塊 該模塊分為兩個組成部分，但通過一個模塊來實(shí)現(xiàn)，可以切換顯示當(dāng)前時(shí)間和車費(fèi)。 cout2=0。 cout1=0。 cout4=0。 cout3=0。b00100011||hour==839。 cout2=0。 fee2=0。 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 22 圖 計(jì)費(fèi)模塊電路圖 下圖是確定起步費(fèi)模塊，通過司機(jī)按下 rstfee 和當(dāng)前時(shí)間的小時(shí)部分確定起步費(fèi)用。 q_24hz = 0。 q_1hz = 0。當(dāng)按下 add1hor 后，小時(shí)位置的 LED 數(shù)碼管就會累加數(shù)字直到 23 后變?yōu)?00.，無進(jìn)位結(jié)果，彈出 add1hor 后小時(shí)位置停止累加。 實(shí)現(xiàn)計(jì)費(fèi)系統(tǒng)所用器材和設(shè)備 1. PC 一臺 2. Quartus II 和 Protel 99SE 軟件 3. 愛迪克牌子的 AEDKEDA2 實(shí)驗(yàn)機(jī) 4. 實(shí)驗(yàn)儀正面圖 時(shí)鐘模塊 計(jì)費(fèi)模塊 七 段 L E D 顯 示 器 1Hz 脈沖 調(diào)節(jié)分 調(diào)節(jié)小時(shí) 記程脈沖 時(shí)段 切換按鍵 開始 ,清零 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 19 4. USB Blaster 下載器 5. 導(dǎo)線若干 6. 所用到的是晶振模塊， FPGA， LED 顯 示，開關(guān)部分，電源部分 計(jì)費(fèi)器系統(tǒng)各模塊 時(shí)鐘 模塊 由于在不同的時(shí)間段起步價(jià) 和每公里費(fèi)用都 不一樣，所以用該模塊來提供 標(biāo)準(zhǔn)時(shí)間 ，以便計(jì)費(fèi)模塊查詢 載入。 系統(tǒng)功能框圖： 圖 系統(tǒng)功能框圖 如上圖： 1Hz 脈沖由 晶振分頻而來 ， 還有圖中沒有出現(xiàn)的刷新頻率也是由 晶振分頻而來的。 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 18 計(jì)費(fèi)器的數(shù)據(jù)處理部分主要是 費(fèi)用的累計(jì)和計(jì)算 。 同時(shí)為了能夠適用于收費(fèi)標(biāo)準(zhǔn)不同的地方，我在程序中添加了預(yù)置功能：能預(yù)置起步費(fèi)、每公里收費(fèi) , 具體設(shè)計(jì)中采用了六個七段數(shù)碼管通過一個按鍵(switch)切換時(shí)間和實(shí)時(shí)車費(fèi)。 b) 行駛里程滿 3 公里但不超過 10 公里時(shí)，每公里收費(fèi) 2 元，超過 10 公里，每公里收費(fèi) 3 元。 第四章 出租車 計(jì)費(fèi)系統(tǒng) 計(jì)費(fèi)器系統(tǒng)的工作過程簡介 計(jì)費(fèi)器的功能描述 從 出租車車輪的傳感器上導(dǎo) 出一個計(jì)程脈沖信號，每個脈沖表示行使一定的距離（例如 米）。 在主菜單中，點(diǎn)仿真按鈕，如仿真順利通過，系統(tǒng)會提示 Simulation was successful，觀察 Simulation Report 如下圖所示： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 15 如選擇時(shí)序仿真， 得到仿真結(jié)果如下： 結(jié)果正確，就可以進(jìn)行下載驗(yàn)證了。 在信號窗口中雙擊左鍵，出現(xiàn)對話框： 選中 NodeFinder 按鈕，出現(xiàn)對話框： 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 13 在信號欄中選中“ Pins： all”， 點(diǎn)擊 OK 出現(xiàn)波形編輯窗口。 我們也可把它另存為 (File→ Save as)其它名稱，也可接受默認(rèn)的文件名，并將“ Add file to current project”選項(xiàng)選上，以使該文件添加到工程中去。按 Next 進(jìn)入工程的信息總概對話框： 按 Finish 按鈕即建立一個空項(xiàng)目。 使用方法 下面以一個十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)為例，詳細(xì)介紹原理圖輸入的設(shè)計(jì)方法及仿真步驟。 第三章 Quartus II 軟件的簡介 主要功能 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD 設(shè)計(jì)流程。 建立工程 盡量采用 ALTERA 提供的 LPM 功能模塊 用戶自己建立功能模塊，并建立 Symbol 建立頂層圖 將頂層圖的各個功能模塊連起來 選擇芯片型號、分配管腳、配置編譯選 項(xiàng) 編譯 下載到目標(biāo)器件 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 5 (7) 編譯。 (5) 將頂層圖的各個功能模塊用兩線連起來。 QII 軟件環(huán)境里包含了大量的常用功能模塊，例如計(jì)數(shù)器、累加器、比較強(qiáng)、譯碼器 等等；在充分利用已有模塊的基礎(chǔ)上，通過，一個設(shè)計(jì)中一般只有極少部分的模塊需要自己從零設(shè)計(jì)。 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 4 圖 基于 QuartusII 的典型 CPLD/FPGA 設(shè)計(jì)流程 (1) 建立工程是每個開發(fā)過程的開始， QuartusII(QII)以工程為單元對設(shè)計(jì)過程進(jìn)行管理。 5. 時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。 CPLD/FPGA 的設(shè)計(jì)流程 用 HDL 語言開發(fā) CPLD/FPGA 的完整流程為： 圖 1. 文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。 output q。 邏輯功能描述 是模塊設(shè)計(jì)中最重要的部分，可使用不同形式的過程塊來實(shí)現(xiàn)。一個設(shè)計(jì)部論是簡單還是復(fù)雜，都用 Verilog HDL 模塊來表示。 HDL 簡單而優(yōu)美 。 南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 2 Verilog HDL 語言的特點(diǎn) HDL 最大特點(diǎn)是易學(xué)易用。 Verilog HDL 就是在使用廣泛的 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言 (HDL:Hardware Discription Language)， 是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能 。我利用 FPGA 芯片、 晶振、七段 LED 數(shù)碼管，初步實(shí)現(xiàn)了市面上的出租車計(jì)費(fèi)器的一些基本功能。它的應(yīng)用程度已經(jīng)成為衡量一個國家科學(xué)技術(shù)水平的一項(xiàng)重要指標(biāo)。 近幾年，中國集成電路產(chǎn)業(yè)取得了飛速發(fā)展。 Verilog HDL。 出租車計(jì)費(fèi)器 。論述了計(jì)費(fèi)模塊、時(shí)鐘模塊、動態(tài)顯示模塊、計(jì)費(fèi)形式判斷模塊、控制模塊等的設(shè)計(jì)方法和技巧。通過設(shè)計(jì) ，可以看到在 EDA 平臺上用 CPLD 器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)過程。 Verilog HDL 硬件描述語言 。 EDA。尤其是計(jì)算機(jī)技術(shù)帶來了人類科技的許多重大的飛躍，特別是集成電路的應(yīng)用已經(jīng)滲透到生產(chǎn)和生活中的各個方面，有力的推動了社會的發(fā)展。其性能和效率不斷提高，應(yīng)用范圍越來越廣，在計(jì)算機(jī)應(yīng)用領(lǐng)域已占日益重要的地位。作為一個畢業(yè)設(shè)計(jì)的課題，我本著從大處著眼，從小處入手的原則，對 FPGA 的應(yīng)用做了一些初步的嘗試和探討。兩種 HDL 均為 IEEE 標(biāo)準(zhǔn)。此前硬件描述語言通過 IEEE 標(biāo)準(zhǔn)的只有 VHDL(1987)?？梢允蛊湓O(shè)計(jì)好的模塊重復(fù)使用，大大方便復(fù)雜電子系統(tǒng)的設(shè)計(jì)，縮短了設(shè)計(jì)的周期。 Verilog HDL 語言的基本結(jié)構(gòu) 一個電子系統(tǒng)或電路，通常要對輸入的信號進(jìn)行處理得到輸出信號， Verilog HDL 就是用語言來描述輸入和輸出的借口和內(nèi)部處理功能的實(shí)現(xiàn)。端口列表 列出端口名稱 ,端口定義屬性 指明端口是屬于輸入、輸出還是雙向端口，這些端口用來與其它模塊進(jìn)行連接。 input clk,data。 end endmodule 從上面的例子可以看出： (1) Verilog HDL 程序是由模塊構(gòu)成的，每個模塊的內(nèi)同都是嵌在 module 和endmodule 兩個語句之間，每個模塊實(shí)現(xiàn)特定的功能，模塊可以進(jìn)行層次嵌套； (2) 每個模塊要進(jìn)行端口定義， 端口列表 說明輸入輸出或雙向端口，這些端口南京大學(xué)金陵學(xué)院 2020 屆畢業(yè)設(shè)計(jì) (論文 ) 3 總體方