基于vhdl_的出租車計費器的設計-全文預覽
【正文】 else q_13=q_13+1。event and clk_750k=39。 architecture rt1 of fenpin2 is signal q_13:integer range 0 to 28845。 系統(tǒng)時鐘 clk_13: buffer std_logic。 use 。 五、結束語 課程設計是我們專業(yè)課程知識綜合應用的實踐訓練，著是我們邁向社會，從事職業(yè)工作前一個必不少的過程． ”千里之行始于足下 ”，通過這次課程設計，我深深體會到這句千古名言的真正含義．我今天認真的進行課程設計，學會腳踏實 地邁開這一步，就是為明天能穩(wěn)健地在社會大潮中奔跑打下堅實的基礎 。 四、硬件實現(xiàn) 在 QuartusII 軟件中仿真成功，現(xiàn)在下載到試驗箱上以驗證其功能。 （ 6） 頂層模塊，元件例化語句 本模塊用 圖形輸入法 實現(xiàn)出租車的計費器系統(tǒng)設計，將各個模塊組合在一起。計費數(shù)據(jù)送入譯碼顯示模塊進行譯碼，最后送至以百元、十元、元、角為單位對應的數(shù)碼管上顯示。 c0、 c c c3分別表示費用的顯示。元件框圖為： 計量模塊仿真波形為： 由波形可知， Start置 1程序始終處于計費狀態(tài)，當 fin脈沖到來時 k0 和 k1進入計程狀態(tài)，且 k0 每次滿 9 就向 k1 進位，超過 3km時 en0 就變?yōu)楦唠娖剑煌?，?stop 由 0置為 1時開始由計程進入等待狀態(tài)， fin脈沖歸為 0里程計數(shù)停止，等待時間開始計時，m0 每次滿 9就向 m1 進位，超過 2min時 en1就變?yōu)楦唠娖?。本設計中通過以上三種不同頻率的脈沖信號實現(xiàn)在計程車在行駛、等待兩種情況下的不同計費。 整個設計由分頻模塊、計量模塊、計費模塊、控制模塊等四個部分組成 。系統(tǒng)得輸出信號有：總費用數(shù) cha0 ~cha3，行駛距離 km0 ~km1，等待時間 min0 ~min1 等。計時范圍為 0~59min，計時分辨率為 1min。等待累計時間超過 2min，按每分鐘 。一個出廠后的成品 FPGA的邏輯塊和連接可以按照設計者而改變，所以 FPGA可以完成所需要的邏輯功能。基于 VHDL 的出租車計費器的設計 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路設計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設計驗證的技術主流。 系統(tǒng)設計師可以根據(jù)需要通過可編輯的連接把 FPGA內部的邏輯 塊連接起來，就好像一個電路試驗板被放在了一個芯片里。 一、設計任務與要求 （ 1）、能夠實現(xiàn)計費功能 費用的計算是按行駛里程收費，設出租車的起步價 是 元，當里程小于 3km 里時，按起步價收費；當里程大于 3km時每公里按 。 ? 顯示等候時間：用兩位數(shù)字顯示分鐘，顯示方式為“ XX”。 二、設計原理 根據(jù)設計要求，系統(tǒng)的輸入信號 clk，計價開始信號 Start，等待信號 Stop，里程脈沖信號 fin。當有乘客上車并開始行駛時， fin 脈沖到來，進行行駛計費，此時的 stop需要置為 0；如需停車等待，就把 stop變?yōu)楦唠娖剑⑷コ?fin輸入脈沖，進行等待計費；當乘客下車且不等待時，直接將 start置為 0，系統(tǒng)停止工作；價格開始歸為起步價 。組成框圖如下所示： 時 鐘 信 號等 待 信 號公 里 脈 沖計 費 /復 位分 頻 器控 制 器計 費計 時計 程顯 示 三、各個模塊設計分析 （ 2） 分頻模塊 由于試驗箱上沒有 13hz 和 15hz 的整數(shù)倍時鐘信號，因此我們采用頻率較大的750khz進行
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