【正文】 節(jié)省 2 寬度或者更寬總線的面積。假設控制輸 入由不相關的邏輯饋入，那么這種轉(zhuǎn)換至多需要兩個額外的 4LUT控制邏輯。 但是，在不同的復用器表征中進行轉(zhuǎn)換，通常需要附加控制邏輯。低位控制比特 S1 旁路 c 和 d 輸入，直接進入第二個 4LUT，對 a 或者 b 輸入進行選擇，其結(jié)果成為第二個 4LUT 的輸出。每個 4LUT 被設置為含有陰影框中的邏輯功能。盡管這些結(jié)構(gòu)控制編碼不同，但是它們都具有4 個不同的數(shù)據(jù)輸入，因此可以當作 4:1 復用器。 一組具有相同結(jié)構(gòu)的復用器稱為復用器樹總線。 所示， ifthenelse 聲明中含 有 case 聲明就會產(chǎn)生這種現(xiàn)象。綜合工具由行為級代碼開始通常會生成較大的復用器。 顯示了“ ifthenelse” 聲明是怎樣產(chǎn)生一個 2:1 復用器鏈的 。采用 Verilog case 聲明的“ parallel case”指令 [5]可產(chǎn)生相似的結(jié)果。第 6. 結(jié)果 節(jié)列出了來自 120 個 Altera 真實用戶設計實例的基準測試結(jié)果，測試表明面積減少超過 20%，平均節(jié)省了 %。 節(jié)闡述復用器重構(gòu)算法如何構(gòu)建設計中的復用器樹總線。 節(jié)闡述了復用器是如何由行為級 VHDL[4]或 Verilog[5]代碼產(chǎn)生的， 和 節(jié)闡述復用器樹和復用器總線在設計中是怎樣生成的。據(jù) 估計，復用器一般要占用一個 FPGA設計 [2] 25%以上的面積。算法性能關鍵在于尋找總線上出現(xiàn)的復用器數(shù)量。設計人員采用該技術每天能夠進行 4至 5 次的高密度 FPGA 設計迭代，而采用傳統(tǒng)編譯方法只能進行 1 至 2 次迭代，設計迭代時間減少近 70%，明顯縮短了全部開發(fā)時間。 ? 布線階段花費的時間不應明顯增加。然后，早期時序估算器能夠迅速評估平面布置圖位置分配或邏輯修改的效果，對設計變量進行快速迭代，幫助 設計人員找到最佳方案。 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 不帶有位置分配的典型器件平面布置圖。這樣做會直接導致兩個不利結(jié)果。 生成設計平面布置圖 一旦完成設計分區(qū)后，設計人員應在器件中為每個分區(qū)分配一個物理位置。由于采用分區(qū)時，不會出現(xiàn)交叉邊界優(yōu)化，設計結(jié)果質(zhì)量以及性能會隨著分區(qū)數(shù)量的增加而下降。一個邏輯設計分區(qū)不是指器件的物理部分，不用于直接控制邏輯布局。 由于分區(qū)必需由層次化的邊界進行隔離，因此分區(qū)無法成為一個層次化實體中邏輯的一部分。 設計分區(qū)和設計層次 通常的設計實踐是生成模塊化或?qū)哟位脑O計，對實體分別進行設計，然后在高級工程中例化，形成一個完整的設計。 設計人員可能希望在設計主體完成后，在設計后期修改或優(yōu)化一個特定模塊時，采用編譯增強技術。采用這種方法的原因之一在于能夠得到質(zhì)量最佳的結(jié)果。分區(qū)可以組合、合并形成網(wǎng)表后，進入后面的 Quartus II 編譯流程。設計人員還可以只對特定設計分區(qū)采用物理綜合等優(yōu)化技術，而不改動其他模塊。這種性能保留特性使設計人員能夠以更少的設計迭代，更高效的達到時序逼近 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) Quartus II 編譯增強設計流程。與相應的 ASIC 相比， FPGA 編譯效率更高， ASIC 即使采用增強方法，仍需要幾小時到幾天的時間來完成編譯，而 FPGA 編譯只需要幾分鐘到幾小時的時間。設計人員采用標準編譯設計流程來優(yōu)化部分設計時序性能時也會降低設計效率。 FPGA 器件供應商一直努力提高編譯時間效率，改善時序逼近流程，但是卻無法滿足設計人員更高效工作的要求。另外，結(jié)合通用處理器或 DSP，它們作為通用處理器或 DSP 軟件處理的硬件協(xié)處理器，能夠增強功能，改善吞吐量，減小 系統(tǒng)成本和降低系統(tǒng)功率。 數(shù)字下變頻器 在接收器側(cè)，數(shù)字 IF 技術可以對 IF 信號進行采樣，在數(shù)字域執(zhí)行信道化和采樣率轉(zhuǎn)換。這對PA 的線性度有嚴格的要求。 波峰系數(shù)削減 3G 基于 CDMA 的系統(tǒng)和多載波系統(tǒng)如正交頻分復用（ OFDM） 的信號具有很高的峰平比（波峰系數(shù)）。 在數(shù)字上變頻中，輸入數(shù)據(jù)在用可調(diào)的載波頻率進行正交調(diào)制之前經(jīng)過基帶濾波和插值。 FPGA 提供了一種高度 靈活和集成的平臺，在這之上以合理的功率實現(xiàn)大計算量的數(shù)字 IF 功能，這在便攜系統(tǒng)中是一個關鍵的因素。 基帶部件也需要足夠靈活讓所需的 SDR 功能支持在同一種標準增強版本之間的移植，并能夠支持完全不同的標準。在這類應用中，處理器處理系統(tǒng)控制和配置功能，而 FPGA 實現(xiàn)大計算量的信號處理數(shù)據(jù)通道和控制，讓系統(tǒng)延遲最小?；鶐盘柼幚砥骷枰薮蟮奶幚韼?，以支持這些技術中大計算量的算法。 SDR 成為商用流行的主要原因之一是它能夠?qū)Χ喾N波形進行基帶處理和數(shù)字中頻（ IF）處理。它們因為更低的成本、更大的靈活性和更高的性能，迅速稱為軍事、公共安全和商用無線領域的事實標準。 基帶處理 無線標準不斷地發(fā)展，通過先進的基帶處理技術如自適應調(diào)制編碼、空時 編碼（ STC）、波束賦形和多入多出（ MIMO）天線技術，支持更高的數(shù)據(jù)速率。 協(xié)處理器特性 SDR 基帶處理通常需要處理器和 FPGA。自由地選擇在哪實現(xiàn)基帶處理算法為實現(xiàn) SDR 算法提供了另一種方式的靈活性。 圖 1. 兩種無線信號的 SDR基帶數(shù)據(jù)通道重配置例子 數(shù)字 IF 處理 數(shù)字頻率變化具有比傳統(tǒng)模擬無線處理方式更高的性能。定制邏輯或軟核嵌入式處理器可用來控制上變頻器和 FPGA 中實現(xiàn)的基帶處理單元之間的接口。根據(jù)支持的頻率分配數(shù)量， 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 在 FPGA 中可以很容易地例化多個上變頻器。 數(shù)字預畸變 高速移動數(shù)據(jù)傳輸采用非恒包絡調(diào)制技術如 QPSK 和正交幅度調(diào)制（ QAM）。當 SDR 基站中使用 FPGA 時， FPGA 可以為特定的標準重配置來實現(xiàn)合 適的 DPD 算法，有效地線性化 PA。 結(jié)論 FPGA 提供了通用的計算結(jié)構(gòu)，非常適合于軟件無線電中基帶和 IF 數(shù)字處理的需要。但是，由于 FPGA 設計規(guī)模越來越大、越來越復雜，為了能夠抓住稍縱即逝的市場機會，設計人員必需盡快完成其設計。 編譯增強優(yōu)勢 現(xiàn)在的一個高級 FPGA 標準編譯流 程包括 RTL 綜合、布局布線等，高密度 FPGA的每次設計編譯在任何情況下都要耗費 45