【正文】 I/O2338I/O2439VCCINT40GNDINT41IN242GCLK243IN344VCCINT45GNDINT46I/O2547I/O2648I/O2749I/O2850I/O2951I/O3052I/O3153A L T E R AE P F1 0 K 1 0 L C8 4FL E X8 4 P I N P L CC 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 19 （ 3） FPGA 的配置有多種方式，每種配置方式是由 FPGA 芯片上特殊功能引腳決定的， FPGA 配置引腳功能如下： MSEL0、 MSEL1：輸入， （ 0， 0）為串行 配置 或使用 配置 器件模式；（ 1， 0）為并行同步模式；（ 1， 1）為并行異步模式。 nCONFIG：輸入，配置控制引腳，由 01的跳變開始配置，由 10跳變則復(fù)位器件；當(dāng)設(shè)定本管腳為 0時，所有 I/O為三態(tài)。 nCEO：輸出，當(dāng)設(shè)備配置完成后被驅(qū)動為低電平。 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 20 nCS、 CS：輸入， 片選擇信號： nCS為低電平且 CS為高電平器件被使能可以進行配置，如果只有一個芯片選擇輸入被使用，那么另外一個必須被激活，在配置和初始化的過程中， nCS和 CS管腳必須被處于有效狀態(tài)。 DATA7：輸出， 在 FPGA配置方式， DATA的數(shù)據(jù)是被 RDYnBSY信號通過電平觸發(fā)方式在 nRS信號已經(jīng)被鎖存之后寫入。當(dāng)本引腳被拉高，所有 I/O在正常的程序控制狀態(tài)?；?FPGA波形發(fā)生器的 VHDL 的實現(xiàn)經(jīng)過以下幾個過程，首先利用 MATLAB 軟件編寫波形查找表程序生成波形查找表獲得波形數(shù)據(jù)，利用 MAX+plusⅡ 軟件依次 建立波形數(shù)據(jù)文件 存儲 在 FPGA 的 ROM 內(nèi)，再用 VHDL 語言 進行頂層文件的描述， 經(jīng)過編譯、仿真、下 載和測試即可以得到波形了。兩組波形的 波形參數(shù)都相同：頻率 f=15,幅值 A=1， 由以上兩 個 波形可以很直觀 地觀察波形輸出 與采樣點的關(guān)系 。以下將對這 方法進行詳細的分析與說明生成正弦波的全過程。波形數(shù)據(jù)在FPGA 的時序控制下 ，經(jīng) DAC0832 進行 D/A 轉(zhuǎn)換，實現(xiàn)將數(shù)字信號轉(zhuǎn)化成模擬信號，邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 23 模擬信號通過放大，濾波后，可實現(xiàn)波形的還原。 (2) LPM_ROM 定制 ① 進入 MAX+plusⅡ ， 選菜單 File→MegaWizardPlug InManager,選擇“ Creat a new”， 然后按 “ Next” 鍵 ， 進入圖 。 LIBRARY ieee。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 lpm_widthad : NATURAL。 PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 BEGIN q = sub_wire0(7 DOWNTO 0)。選擇菜單 File/Project/Set Project to Current File 設(shè)為當(dāng)前文件，當(dāng)前的設(shè)定工程文件 被指定為 ， 可以看到MAX+plusⅡ 主窗口左上方 路徑指向為 E:\hyq\。完成器件選擇后，按“ OK”按鈕。方法是在進入編邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 27 輯窗口（圖 ）后 ,選擇 Processing→ Fitter Setting,進入如圖 38 所示的窗口，消去最上面的“ Use Quartus Fitter… ”項。 圖 確定設(shè)計文件中的錯 誤 功能仿真 實現(xiàn)時序仿真步驟如下：首先，選擇菜單 File→ 新建 New，在選擇“ New”對話框中的“ Waveform Editer file” 波形仿真選 項，打開波形編輯窗口。將節(jié)點信號調(diào)入仿真波形編輯器窗中。最后為輸入信號加上激勵電平并運行仿真器觀察波形。 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 28 圖 定制的 ROM文件的仿 真波形 在 MAX+plusⅡ 創(chuàng)建內(nèi)部的 ROM 空間，調(diào)入 已 生成的 正弦波數(shù)據(jù) 文本文件， 并對已定制的 ROM 文件進行編譯后仿真，仿真后所得到的波形時序如上圖所示，當(dāng)來 一個 時鐘信號 脈沖 inclock 立即從 對應(yīng)的 輸入信號address 取出數(shù)據(jù)送往 q 輸出。 use 。 dout:out std_logic_vector(7 downto 0))。 q:out std_logic_vector(7 downto 0))。 signal fss:std_logic。139。 2:process(clk,data) begin if clk39。 fss=39。039。 u1: sindata port map(address=q1,q=dout,inclock=clk)。選擇主菜單“ MAX+plusⅡ ”中的仿真器項“ Simulator”單擊彈出的仿真對話框中的“ Start”按鈕。 clk 所選的時鐘輸入信號為 50Mhz，在高速的clk 的掃描頻率輸入 情況 下，當(dāng)來一個上升沿觸發(fā)， 計數(shù)器 count12 計數(shù)器開始計數(shù)，data 在給定的初始地址每次加 1，一直 加到 內(nèi)部信號 count12 為 fe0H 時 ，內(nèi)部信號 Fss 置 1， count12 不為 fe0H， 信號 Fss 為 0，由頂層的 VHDL 硬件描述語言可知， 當(dāng) Fss 為上升沿時， 從定制的內(nèi)部 ROM 里 取一個 數(shù)據(jù)送住引腳 Dout 作為信號輸出。 資源分配情況如圖 ： 圖 芯片資源編輯窗口 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 31 對于 EPF10K10LC844，其中共有 216 個小柱，即邏輯陣列塊 LAB，每個 LAB 有 8個小方塊，每個小方塊表示一個邏輯宏單元（ Logic Cell），因此共有 1728 個 LC（即LE）。 （ 3） 引腳瑣定 以上的仿真測試正確無誤，將設(shè)計編程下載到選定的目標(biāo)器件中進行進一步的硬件測試，以便最終了解設(shè)計的正確性。稍大的方塊（含 8 個小方塊）表示器件中內(nèi)嵌的 RAM 單元 EAB。信號的輸入輸出的時序流程達到了VHDL 描述的目的。 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 30 圖 正弦發(fā)生器仿真波形 根據(jù)頂層文件的 仿真波形 可以從中看出。 其中調(diào)用了 （ 2） /③ 節(jié)中構(gòu)成的 ROM 模塊 （ 1） 頂層文件的 仿真波形 按照 （ 4）中的方法分別對 中的文件進行建立文件夾、輸入設(shè)計項目 VHDL 代碼、存盤、設(shè)計項目為當(dāng)前文件夾、選擇目標(biāo)器件、啟動編譯、建立仿真波形文件步驟。 end if。 else count12=count12+1。139。 end if。 begin 1: process(fss) begin if fss39。 signal q1:std_logic_vector(5 downto 0)。 architecture dacc of singt is ponent sindata port(address:in std_logic_vector(5 downto 0)。 entity singt is port( clk: in std_logic。這表明，通過仿真，數(shù)據(jù)數(shù)據(jù)列表中取出數(shù)據(jù)符合波形發(fā)生器的需要。再選擇主菜單“ MAX+plusⅡ ”中的仿真器項“ Simulator”單擊彈出的仿真對話框中的“ Start”按鈕。 然后設(shè)定仿真時間長度。 波形編輯窗口的上方選擇菜單 引腳“ Node”，在下拉菜單中選擇輸入信號節(jié)點項“ Enter Nodes form SNF… ”。單擊如圖 所示窗口左下方的“ Locate”錯誤定位按鈕，就可以在出現(xiàn)的文本編譯窗口中閃動的光標(biāo)附近或上方找到錯誤所在。選擇 MAX+plusⅡ 菜單 Compiler 命令項，出現(xiàn)編譯窗口后，根據(jù)自己輸入的 VHDL 文本格式選擇 VHDL 文本編輯版本號。選擇菜單 Assign→Device… 選擇器件型號 ，在彈出的對話框中的“ Device Family”下拉列表中選擇需要器件 FLEX10K。 END SYN。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 lpm_outdata : STRING。 ARCHITECTURE SYN OF lpm IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 ENTITY lpm IS 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 25 PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 24 圖 定制 LPM_ROM文件 ② 選擇 ROM 數(shù)據(jù)位寬度為 8，地址線寬度為 6，即設(shè)置此 ROM 能儲存 8 位二進制數(shù)據(jù)共 64 個， 通過在圖 所示窗口的“ Browse”鈕，找到 ROM 中的加載文件路徑和文件名： E:\hyq\lpm_rom2。 波形數(shù)據(jù)文件： WIDTH=8； DEPTH=64； ADDRESS＿ RADIX=HEX； DATA＿ RADIX=DEC； CONTENT BEGIN 00： 255； 01： 254； 02： 252； 03： 249； 04： 245； 05： 239； 06：233； 07： 255； 08： 217； 09： 207； 0A： 197； 0B： 186； 0C： 174；0D： 162； 0E： 150； 0F： 137； 10： 124； 11： 112； 12： 99； 13：87； 14： 75； 15： 64； 16： 53； 17： 43； 18： 34； 19： 26； 1A： 19；1B： 13； 1C： 8； 1D： 4； 1E： 1； 1F： 0； 20： 0； 21： 1； 22： 4；23： 8； 24： 13； 25： 19； 26： 26； 27： 34； 28： 43； 29： 53； 2A：64； 2B： 75； 2C： 87； 2D： 99； 2E： 112； 2F： 124； 30： 137； 31：150； 32： 162； 33： 174； 34： 186； 35： 197； 36： 207； 37： 217；38： 225； 39： 233； 3A： 239； 3B： 245； 3C： 249； 3D： 252； 3E：254； 3F： 255； END； 其中 WIDTH=8，表示數(shù)據(jù)輸出位寬是 8； DEPTH=64，表示共有 64 個 8 位數(shù)據(jù)點； ADDRESS＿ RADIX=HEX，表示地址信號用十六進制數(shù)表示； DATA＿ RADIX=DEC，表示輸出數(shù)據(jù)是十進制數(shù)設(shè)文件名為 ，存盤路徑 E:\hyq\lpm_rom2\。 第 節(jié) 波形發(fā)生器 VHDL 描述 以下將對正弦波形數(shù)據(jù)建立 、 LPMROM 定制和 正弦信號發(fā)生器 的詳細步驟。表 31為 64 個采樣點的波形數(shù)據(jù)查找表。 利用 MATLAB 軟件編寫 正弦 波形查找表程序 ，輸入不同的采樣點 、 幅值 在MATLAB 軟件運行環(huán)境下進行程序編譯，從而生成波形查找表獲取不同的波形數(shù)據(jù)，下面選用 64個點 、 幅值為 1 與 1024 個點 、 幅值為 1的波形進行觀察與對比。在 FPGA 的頂層文件中，計數(shù)器通過外來的控制信號和高速時鐘信號向波形數(shù)據(jù) ROM 發(fā)出地址信號，輸出波形的頻率由發(fā)出的地址信號速度決定；固定 頻率掃描出地址時，輸出波形是固定頻率，而當(dāng)以周期性變 化 方式掃描輸出地址時，則輸出波形為掃描信號。因此監(jiān)控電路必須能夠檢測一個 01的跳變信號。 DATA[7..1]： 數(shù)據(jù)輸入：并行的字節(jié)流數(shù)據(jù)通過 DATA[7..1]與 DATA0輸入器件。 nRS：輸入， 讀選通輸入：對于 APEX II、 Mercury、 ACEX 1K、 APEX 20K 和 FLEX 10K器件低電平表示在 DATA7引腳輸出的是 RDYnBSY信號；對于 FLEX 6000 器件，低電平表示在 DATA引腳 輸出的是 RDYnBSY信號，如果 nRS 管腳沒有使用，應(yīng)該被固定連接到高電平。 DCLK：輸入，時鐘輸入，用于從一個外部信號源輸入時鐘數(shù)據(jù)進入器件，在串行異步模式或并行異步模式配置中 , DCLK應(yīng)當(dāng)被拉高，不能懸空。）這個管腳必須通過一個 1K電阻上拉到 VCCIO； 如果在配置 過程中，如有錯誤發(fā)生，本管腳被器件拉；如果在配置或初始化過程中，有一個外部的信號源驅(qū)動本管腳為低，則器件進入一個錯誤的狀態(tài)；在配置或初始化之后，驅(qū)動本管腳為低，不會影響器件。 FLEX10K10主要特點如下： （ 1） 它是工業(yè)世界的第一種嵌入式可編程邏輯器件，提供了在單個器件中的系統(tǒng)集成，具有實現(xiàn)宏函數(shù)的嵌入式陣列和實現(xiàn)普 通功能