秒表計時器設計畢業(yè)設計(文件)
【正文】 n001=q=qh1。 when101=q=qh3。 end case。 USE 。 qh1,ql1,qh2,ql2,qh3,ql3,qh4,ql4:in std_logic_vector(3 downto 0)。 ARCHITECTURE rt1 OF display IS COMPONENT count8 PORT(clk:IN STD_LOGIC。 qh1,ql1,qh2,ql2,qh3,ql3,qh4,ql4:in std_logic_vector(3 downto 0)。 segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 SIGNAL segment_tmp: STD_LOGIC_VECTOR(6 DOWNTO 0)。 U3: seg7 PORT MAP(q,segment_tmp)。 設計語言主要是采用 VHDL語言的自上而下的設計方法。前一級的進位信號作為下一級的計數clk 信號，通過層次關系使設計思路清晰。對 VHDL 語言的自上向下的設計方法有了進一步的認識，在底層文件具備的條件下，使原理圖可以使設置更加簡單，使程序清晰，增加可讀性。 謝謝你們。 附 件 課程設計說明書一本 課程設計文件袋一個 A3 原理圖一張 參 考 文 獻 .EDA 技術課程設計 [M].第 1 版 .武漢：華中科技大學出版社， 2021. .EDA技術 [M].第 1版 .武漢：華中科技大學出版社，2021. .電子技術基礎（數字部分） [M].第 5版 .北京：高等教育出版社， 2021 .VHDL使用教程 [M].成都：電子科技出版社， 2021. 致 謝 首先，感謝湖北工業(yè)大學商貿學院 給予我們這次課程設計的機會，并提供各類資料供我們參考學習，提供實驗室供我們進行程序的設計以及檢測。在查閱了相關資料之后，解決了相關的問題，使我的程序更加優(yōu)化。頂層文件采用了原理圖的方法設計，使各模塊之間的層次關系清 晰。 END rt1。sel=sel_tmp。 SIGNAL sel_tmp: STD_LOGIC_VECTOR(2 DOWNTO 0)。 END COMPONENT。 END COMPONENT。 segment: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 qh: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 end rt1。 when111=q=qh4。 when011=q=qh2。 end time_choose。 use 。 end case。 when0111=segment=0100111。 when0011=segment=1001111。 end seg7。 四 .顯示模塊 library ieee。139。139。 qh=qh_temp。 ELSE ql_temp=ql_temp+1。) THEN IF (qh_temp=0101 and ql_temp=1001) THEN qh_temp=0000。 ARCHITECTURE rt1 OF count60 IS SIGNAL qh_temp, ql_temp: STD_LOGIC_VECTOR(3 DOWNTO 0)。 cout: OUT STD_LOGIC。 LIBRARY IEEE。 qh=qh_temp。 ELSE ql_temp=ql_temp+1。) THEN IF (qh_temp=0010 and ql_temp=0011) THEN qh_temp=0000。 ARCHITECTURE rt1 OF count24 IS SIGNAL qh_temp, ql_temp: STD_LOGIC_VECTOR(3 DOWNTO 0)。 cout: OUT STD_LOGIC。 LIBRARY IEEE。139。139。 qh=qh_temp。 ELSE ql_temp=ql_temp+1。) THEN IF (qh_temp=1001 and ql_temp=1001) THEN qh_temp=0000。 ARCHITECTURE rt1 OF count100 IS SIGNAL qh_temp, ql_temp: STD_LOGIC_VECTOR(3 DOWNTO 0)。 cout: OUT STD_LOGIC。 三 .計時 模塊 LIBRARY IEEE。 END IF。)THEN IF(q_tmp=9)THEN clk_div=39
公司管理相關推薦
鄂ICP備17016276號-1