秒表計(jì)時(shí)器設(shè)計(jì)畢業(yè)設(shè)計(jì)-在線瀏覽
2025-02-05 17:26本頁面
【正文】 ）電路組成。 數(shù)字秒表顯示由時(shí)（ 24 進(jìn)制任選）、分（ 60 進(jìn)制）、秒（ 60進(jìn)制）、百分之一秒（一百進(jìn)制）組成，利用掃描顯示譯碼電路在八個(gè)數(shù)碼管顯示。 時(shí)、分、秒、百分之一秒顯示準(zhǔn)確。 （ 2） 放置元件。 （ 3） 畫元件圖。在設(shè)計(jì)管理器窗口中雙擊該元件庫，這就進(jìn)入了畫元件圖窗口，在元件管理器窗口，可以看到已經(jīng)給元件取了個(gè)缺省名 COMPONENT_ 。 然后使用繪圖工具箱中的工具依次繪出所需使用的 元件。 其中管腳的系列號(hào)是 Protel 99 SE 軟件自動(dòng)加 上去的，若管腳名稱或管腳的序號(hào)需要按順序排列，則在放置第一個(gè)管腳之前，按 Tab 鍵然后在管腳Name 和 Number 屬性中輸入排列序號(hào)的第一個(gè)數(shù)值或字母加數(shù)字，例如，若管腳序列號(hào)按數(shù)字增加的順序排列，則輸入第一個(gè)數(shù)字：若管腳名按 D0、 D D2……排列，則輸入 D0。 （ 5） 原理圖布線，元件一旦放置在原理圖上，就需要用導(dǎo)線將元件連接起來，連接時(shí)一定要符合電氣規(guī)則。 （ 7） 檢查原理圖在編輯元件的屬性的基礎(chǔ)上使用 Protel 99 SE 的電氣規(guī)則檢查功能，檢查原理圖的連線是否合理與正確，給出檢查報(bào)告，若有錯(cuò)誤，就需要根據(jù)錯(cuò)誤情況進(jìn)行改正。 主 要 芯 片 一 .555 芯片 二 . EP2C5Q208C8 Cyclone II EP2C5Q208C8 是 Altera 公司生產(chǎn)的一款具有較高性價(jià)比的 FPGA 芯片，它采用 Stratix 架構(gòu)，使用 90nm工藝生產(chǎn) ，具有 4608 個(gè) LE， 26 個(gè) M4K單元， 2 個(gè) PLL以及13 個(gè)乘法器，另外，其 I/O管腳可以直接與系統(tǒng)中使用的其它芯片相連而不需要進(jìn)行電平轉(zhuǎn)換。故選用該款FPGA 作為主控邏輯芯片。這些控制邏輯都通過 Verilog 硬件描述語言來實(shí)現(xiàn) 。 USE 。 ENTITY clock IS PORT( clk: IN STD_LOGIC。 sel: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 END clock。 clk_div: OUT STD_LOGIC)。 ponent count100 PORT( clk: IN STD_LOGIC。 qh: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 end ponent。 cout: OUT STD_LOGIC。 ql: out STD_LOGIC_VECTOR(3 DOWNTO 0))。 COMPONENT count24 PORT( clk: IN STD_LOGIC。 ql: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 COMPONENT display PORT( clk: IN STD_LOGIC。 ql: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 sel: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 END COMPONENT。 signal clk0: STD_LOGIC。 BEGIN u0: clk_div10 PORT MAP(clk,clk0)。 u2: count60 port map(cout1,cout2,qh2,ql2)。 u4: count24 PORT MAP(cout3,qh4,ql4)。 END rt1。 use 。 entity clk_div10 is port( clk:in std_logic。 end clk_div10。 begin process(clk) begin IF(clk39。139。 ELSE q_tmp=q_tmp+1。 END IF。 PROCESS(clk) BEGIN IF(clk39。139。139。039。 END IF。 END rt1。 USE 。 ENTITY count100 IS PORT( clk: IN STD_LOGIC。 qh: out STD_LOGIC_VECTOR(3 DOWNTO 0)。 END count100。 BEGIN PROCESS(clk) BEGIN IF (clk39。139。 ql_temp=0000。 qh_temp=qh_temp+1。 END IF。 END IF。 ql=ql_temp。 cout=39。 when qh_temp=0000 and ql_temp=0000 else39。 cout=39。 when qh_temp=0000 and ql_temp=0000 else39。 END rt1。 USE 。 ENTITY count24 IS PORT( clk: IN STD_LOGIC。 qh: out STD_LO
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