【正文】 u t [ 1 3 . . 0 ]O u t Po s i t i o n [ 9 . . 0 ]b l o ckd ra m : Q ra mb l o ckd ra m : I ra mi n v _ re gro f a ct o r: a ro f a ct o rcf f t 4 : a cf f t 4 圖 36 FFT 整體模塊結(jié)構(gòu)圖 17 第 四 章 FFT的硬件 仿真 在完成了 FFT系統(tǒng) RTL設(shè)計(jì)，選用 Alterx公司的 Quartus Ⅱ進(jìn)行了最后的時(shí)序仿真測試 。復(fù)數(shù)乘法中，乘以旋轉(zhuǎn)因子，復(fù)數(shù)的模的長度是不變的，而結(jié)果的實(shí)部或虛部最大可以為輸入數(shù)據(jù)的 2倍，因此輸出數(shù)據(jù)應(yīng)增大 1bit 以防止溢出。旋轉(zhuǎn)因子存儲(chǔ)陣列中的數(shù)據(jù)為 cps cmscos、 、 ，其中 cos 為 8位有符號(hào)數(shù)， cps cms、分別是旋轉(zhuǎn)因子實(shí)部 cos 和虛部 sin 的和或差。補(bǔ)碼的乘法同樣需要補(bǔ)位，所得乘積位數(shù)為乘數(shù)、被乘數(shù)數(shù)據(jù)位寬之和。計(jì)算結(jié)果為： 1 1 1 2 ( ) 5 8 8 7R jI X X C jS j? ? ? ? ? ? (41) 2 2 1 2 ( ) 18 13R jI X X C jS j? ? ? ? ? ? ? (42) 蝶形運(yùn)算器 仿真結(jié)果如圖 42 所示 ： 圖 42 蝶形運(yùn)算器仿真時(shí)序圖 仿真結(jié)果和計(jì)算結(jié)果完全一致，蝶形運(yùn)算設(shè)計(jì)正確。在頻譜分析、數(shù)字語音編碼、雷達(dá)信號(hào)處理、聲納信號(hào)分析、數(shù)字濾波、數(shù)字通信、圖象處理、生物醫(yī)學(xué)工程等有著極為廣泛的應(yīng)用。隨著數(shù)字信號(hào)處理領(lǐng)域?qū)Ω咚賹?shí)時(shí)性的要求，這種長度的 FFT模塊在實(shí)際應(yīng)用中的分辨率是不夠的。 設(shè)計(jì)主要 包括雙端口 RAM數(shù)據(jù)存儲(chǔ)單元、 FFT運(yùn)算單元、旋轉(zhuǎn)因子產(chǎn)生器 (ROM)、地址生成及控制單元、倒序單元五個(gè)模塊。 建議在后續(xù)的研究工作中，進(jìn)一步優(yōu)化蝶形運(yùn)算結(jié)構(gòu)，在整體結(jié)構(gòu)上可以采用部分并行或流水的處理方法，通過增加運(yùn)算處理器來進(jìn)一步提高運(yùn)算速度。在這里感謝你們?cè)谶@四年里對(duì)我的關(guān)心和幫助。在設(shè)計(jì)的過程中，我遇到了很多算法分析和系統(tǒng)設(shè)計(jì)等方面的問題，每當(dāng)這個(gè)時(shí)候，郭 老師都會(huì)為我耐心的講解，結(jié)合一些實(shí)際例子加以說明， 為我提供了很大的幫助。 最后還要感謝所有教過我的老師，沒有你們對(duì)我知識(shí)的積累，我就不可能在今天完成我的設(shè)計(jì)。 感謝所有給予過我?guī)椭娜恕?他們的這份真摯的友情我會(huì)永遠(yuǎn)珍惜。我甚至感覺這半年的時(shí)間勝過我以往所學(xué)到的知識(shí)。如果沒有郭 老師的幫助我想 要完成本次設(shè)計(jì)要走很多彎路。整體結(jié)構(gòu)上也可以設(shè)計(jì)成可配置點(diǎn)數(shù)的專用FFT芯片，適應(yīng)不同的應(yīng)用場合。 最后 和 Matlab的計(jì)算結(jié)果進(jìn)行對(duì)比分析 ，電路的信噪比可以達(dá)到 50dB；通過布局布線后的資源占用報(bào)表顯示，整個(gè)設(shè)計(jì)占用的 FPGA門數(shù)為 552806；通過布局布線后的靜態(tài)時(shí)序分析表明，電路可以正常工作在 100MHz的時(shí)鐘頻率下，完成 4096點(diǎn)復(fù)數(shù) FFT運(yùn)算 需要 20578個(gè)時(shí)鐘周期，即在 100MHz的時(shí)鐘頻率下，完成一次FFT運(yùn)算只需要 205． 78us。 本文以高速 FFT處理器的研究與 FPGA實(shí)現(xiàn)作為選題，對(duì)此進(jìn)行了詳細(xì)的 研究。 FPGA作為 ASIC領(lǐng)域中的一種半定制電路，由于它的諸多優(yōu)點(diǎn)，日益受到數(shù)字信號(hào)系統(tǒng)設(shè)計(jì)者的青睞。 這表明采用本文的基 2算法所設(shè)計(jì)的 FFT處理器可以達(dá)到一定的處理 精度，仿真結(jié)果進(jìn)一步證明了該 FFT處理系統(tǒng)的可靠性。 18 蝶形運(yùn)算器的 仿真 有了復(fù)數(shù)乘法器的時(shí)序仿真，下面 對(duì)蝶形處理器單元進(jìn)行完整的仿真，仿真參數(shù) 設(shè)置如下 ： 假設(shè) CLK 為輸入一個(gè)周期為 200ns 的時(shí)鐘 ,ReX1 為輸入數(shù)據(jù) x1 的實(shí)部 20,ImX1 為輸入數(shù)據(jù) x1 的虛部 50,ReX2 為輸入數(shù)據(jù) x2 的實(shí)部 50,ImX2 為輸入數(shù)據(jù) x2 的虛部 20, 旋轉(zhuǎn)因子81 2 8 1 1 8 4 9jC jS e j?? ? ? ? ?，則 C=118, C+S=167， CS=69,則 cos_in 等于 C+S=167,cps_in 等于 CS=69。為防止數(shù)據(jù)溢出， cps cms和采用 9 位有符號(hào)數(shù)。 設(shè)計(jì)輸入被乘數(shù)為 X jY? ，數(shù)據(jù)為 8位有符號(hào)數(shù)，即數(shù)據(jù)范圍為 128～ 127。 復(fù)數(shù)乘法器的 時(shí)序仿真 復(fù)數(shù)乘法器的 VHDL 設(shè)計(jì)中，需要考慮復(fù)數(shù)運(yùn)算的實(shí)現(xiàn)、運(yùn)算前后數(shù)據(jù)位寬的變化以及各數(shù)據(jù)位如何取舍等實(shí)際問題。 (4)大點(diǎn)數(shù)的 FFT運(yùn)算時(shí)，基于正序輸入、倒序輸出的 DITFFT操作方式，設(shè)計(jì)了減少旋轉(zhuǎn)因子的讀取次數(shù)方案，這樣既降低了處理器的功耗，又省去倒序輸入時(shí)的倒序操作，簡化了系統(tǒng)設(shè)計(jì)。用戶可以通過編程決定每個(gè)單元的功能以及它們的互連關(guān)系，從而實(shí)現(xiàn)所需的邏輯功能。 圖 34 FPGA芯片內(nèi)部基本結(jié)構(gòu) (1)CLB是實(shí)現(xiàn)用戶功能的基本單元，多個(gè)邏輯塊通常規(guī)則地排成一個(gè)陣列結(jié)構(gòu)分布于整個(gè)芯片。 h 0 1 A d d 21 0 39。 h 0 0 0 rm a s k1 ~[ 9 . . 5 ]5 39。 h 0 rm a s k2 ~[ 4 . . 0 ]1 39。 h 0 5 39。 h 0 1 6 Eq u a l 41 39。 h 0 0 0 s t a rti n p u t b u s y ~1s t a t e ~[ 1 1 . . 8 ]4 39。 用這種方法 大大加快 了 蝶形運(yùn)算的速度。綜合考慮 到 系統(tǒng)的實(shí)時(shí)性要求、設(shè)計(jì)的復(fù)雜度和芯片的硬件開銷， 可以 采用定點(diǎn)表示方法來實(shí)現(xiàn) FFT 運(yùn)算單元 。最終設(shè)計(jì)出來的 FFT處理器是 l024點(diǎn)輸入為 12位的復(fù)數(shù)處理器。因此，映射時(shí)遇到第 256個(gè)地址時(shí)，需給出一個(gè) 標(biāo)志位。 設(shè)計(jì)中，將前 256個(gè)旋轉(zhuǎn)因子的實(shí)部、虛部的模 值存儲(chǔ)在雙口 ROM中。設(shè)計(jì)中的雙口 RAM使用 Quartus Ⅱ 的 Mega Wizard PlugIn Manager工具生成 。 地址發(fā)生器主要用于產(chǎn)生從存儲(chǔ)器調(diào)數(shù)時(shí)所需的地址，時(shí)序控制單元用來控制整個(gè)系統(tǒng)的諧調(diào)工作。 在具體設(shè)計(jì)中，必須綜合考慮 上述的各種形式的處理器， 根據(jù) 實(shí)際需求確定具體的實(shí)現(xiàn)方案，以取得“速度 /成本”的最佳值。 (3)并行迭代處理 11 對(duì)于每一級(jí)中的 N/2個(gè)蝶形運(yùn)算，采用 N/2個(gè)蝶形運(yùn)算單元并行工作，級(jí)與級(jí)之間順序進(jìn)行計(jì)算，這種實(shí)現(xiàn)形式稱為并行迭代處理。 順序處理具有以下特點(diǎn) ： ①只用一個(gè)蝶形運(yùn)算單元； ②輸入數(shù)據(jù)、中間數(shù)據(jù)和輸出結(jié)果均使用同一組存儲(chǔ)器； ③順序執(zhí)行 2N log2N次蝶形運(yùn)算； ④如果一次蝶形運(yùn)算時(shí)間為 T，則總的運(yùn)算時(shí)間為 T 2N log2N。 FFT處理器 常用的實(shí)現(xiàn)形式 選擇合適的系統(tǒng)結(jié)構(gòu)，是提高 FFT處理器性能的關(guān)鍵 。 而兩種抽取方法的區(qū)別在于 WkN出現(xiàn)的位置不同， DITFFT中旋轉(zhuǎn)因子 在輸入端， DIFFFT中旋轉(zhuǎn)因子 WkN在輸出端，除此之外，兩種算法是一致的。 X(k) =???10 )(Nn nxWknN = ???14/0 )4(Nn nxWnkN4 4/ + ??? ?14/0 )14(Nn nxW nkN )14( 4/ ? + ??? ?14/0 )24(Nn nxW nkN )24( 4/ ? + ??? ?14/0 )34(Nn nxW nkN )34( 4/ ? = ???14/0 )4(Nn nxWnkN4/ +WkN ??? ?14/0 )14(Nn nxWknN4/ +WkN2 ??? ?14/0 )24(Nn nxWknN4/ + WkN3 ??? ?14/0 )34(Nn nxWknN4/ (210) 令 : G1(k)= ???14/0 )4(Nn nxWnkN4/ G2(k)= ??? ?14/0 )14(Nn nxWknN4/ G3(k)= ??? ?14/0 )24(Nn nxWknN4/ G4(k)= ??? ?14/0 )34(Nn nxWknN4/ (211) 則 : X(k)= G1(k)+ WkN G2(k)+ WkN2 G3(k)+ WkN3 G4(k) (212) X(k+N/4)= G1(k)j WkN G2(k) WkN2 G3(k)+ jWkN3 G4(k) (213) X(k+N/2)= G1(k) WkN G2(k)+ WkN2 G3(k) WkN3 G4(k) (214) X(k+3N/4)= G1(k)+j WkN G2(k) WkN2 G3(k)jWkN3 G4(k) (215) 由式 (211)到式 (214)可以得到基 4的蝶形運(yùn)算單元，如圖 22所示： 圖 23 基 4蝶形運(yùn)算單元 9 對(duì)于 N=4M點(diǎn) DFT，按 4n、 4n+ 4n+ 4n+3(n=0， 1，．．．， N／ 41)進(jìn)行分解，逐級(jí)分解直到 N/4個(gè) 4點(diǎn)的 DFT，這樣全部 DFT可分解為 log2N級(jí)蝶形運(yùn)算，每一級(jí)有 N/4個(gè)蝶形單元。在第一級(jí)迭代中， 只有一種類型的蝶形運(yùn)算系數(shù)，即 08W ，參加蝶形運(yùn)算的兩個(gè)數(shù)據(jù)點(diǎn)間隔為 l；在第二級(jí)迭代中，有兩種類型的蝶形運(yùn)算系數(shù)，分別是 08W 和 28W ，參加蝶形運(yùn)算的兩個(gè)數(shù)據(jù)點(diǎn)間隔為2； 在第三級(jí)迭代中，有四種類型的蝶形運(yùn)算系數(shù)，分別是 08W ， 18W ， 28W ， 38W ，參加蝶形 運(yùn) 8 算的兩個(gè)數(shù)據(jù)點(diǎn)間隔為 4。這種順序看起來相當(dāng)雜亂，然而它是有規(guī)律的，即位碼倒序規(guī)則。 7 根據(jù)上述算法原理及運(yùn)算流圖，可以得出基 2DITFFT 的基本特點(diǎn) ： ① 級(jí)數(shù)分解：對(duì)于 N=2L (L 為整數(shù) )共分了 L 級(jí)，每級(jí)包含2N個(gè)蝶形運(yùn)算單元，總共所需蝶形運(yùn)算個(gè)數(shù)為2log22NNLN? ? ?。例如可以把一個(gè) 8點(diǎn)的 DFT分解為四個(gè) 2點(diǎn)的 DFT，分解圖如圖 22所示。設(shè)偶采樣序列為 m(n)=x(2n)，奇采樣序列為 t(n)=x(2n+1)。這種分解可分為兩類：一類是將時(shí)間序列 x(n)進(jìn)行逐次分解，稱為按時(shí)間抽取算法另一類將傅立葉變換序列 X(k)進(jìn)行分解，稱為按頻率抽取算法 。 顯然，把 N點(diǎn) DFT分解為幾個(gè)較短的 5 DFT，可使乘法次數(shù)大大減少。因此直接計(jì)算全部 X(k)需要 4 次實(shí)數(shù)乘法和 2N(N一 1)次實(shí)數(shù)加法。 考慮 x(n)為復(fù)數(shù)序列的一般情況，對(duì) 某一個(gè) k值，直接按式 (21)計(jì)算。 一維 DFT中，設(shè) x(n)是長 為 N的序列，則其 DFT定義為： X(k)=???10 )(Nn nxWnkN ， k=0,1,…… N1 (21)其中 ： , (22) DFT把信號(hào)或?yàn)V波器從時(shí)域變換到頻域，這主要是為了研究信號(hào)或?yàn)V波器的頻率特性。第一章 對(duì) FFT 研究情況進(jìn)行了簡單的闡述 ， 第二章 詳細(xì)研究 了基 2DITFFT 算法 和基 4DITFFT 算法 ，并做了簡單比較，第三章基于 FPGA 給出 FFT 處理器各個(gè)模塊的設(shè)計(jì)，第四章對(duì)基 2FFT 中采用的蝶形單元和旋轉(zhuǎn)因子復(fù)數(shù)乘法的蝶形處理器 進(jìn)行 FPGA 的時(shí)序仿真。 當(dāng)系統(tǒng)工作頻率為 90 MHz時(shí)，完成1024點(diǎn)輸入為 12位復(fù)數(shù)的 FFT需要 456us。如前所述， FPGA因其在 EDA領(lǐng)域的眾多優(yōu)勢，正在漸漸替代 DSP處理器而成為數(shù)字信號(hào)處理硬件實(shí)現(xiàn)的新方法。除了一些專 3 用引腳外， FPGA上幾乎所有的引腳 均可供用戶使用，這使得 FPGA信號(hào)處理方案具有非常高性能的 I/O帶寬。目前，高檔的 FPGA中有大量的高速存儲(chǔ)器，不用外接存儲(chǔ)器便可實(shí)現(xiàn) FFT實(shí)時(shí)處理運(yùn)算，其速度更快，電路更簡單，集成度和 可靠性也大幅度提高。 與 DSP相比， FPGA實(shí)現(xiàn) FFT的主要優(yōu)越性有： (1)FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理最顯著的特點(diǎn)就是高速性能好。 近幾年，隨著現(xiàn)場可編程門陣列 (Field Programmable Gate Array， FPGA)技術(shù)的迅速發(fā)展，采用并行度更大、速度更快的 FPGA芯片來實(shí)現(xiàn) FFT己成為必然趨勢。 (3)利用 FPGA來實(shí)現(xiàn) FFT算法。 (2)利用 ASIC實(shí)現(xiàn) FFT算法 ?；?2和基 4算法是目前普遍采取的兩種算法。 PFTA和 WFTA在運(yùn)算量上占優(yōu)，用的乘法器比 Coo1eyTukey算法少，但控制復(fù)雜，控制單元實(shí)現(xiàn)起來相對(duì)麻煩。 因此 對(duì) FFT算法及其實(shí)現(xiàn)方式的研究是很有意義的 。所以，DFT在各種數(shù)字信號(hào)