【正文】 目前應(yīng)用的數(shù)字鐘不僅可以實(shí)現(xiàn)對年、月、日、時、分、秒的數(shù)字顯示，還能實(shí)現(xiàn)對電子鐘所在地點(diǎn)的溫度顯示和智能鬧鐘功能，廣泛應(yīng)用于車站、醫(yī)院、機(jī)場、碼頭、廁所等公共場所的時間顯示。避免了硬件電路的焊接與調(diào)試，而且由于 FPGA 的 I /O 端口豐富，內(nèi)部邏輯可隨意更改，使得數(shù)字電子鐘的實(shí)現(xiàn)較為方便。 . 國內(nèi)外研究及趨勢 隨著人們生活水平的提高和 生活節(jié)奏的加快，對時間的要求越來越高，精準(zhǔn)數(shù)字計(jì)時的消費(fèi)需求也是越來越多。第三次革命就是單片機(jī)數(shù)碼計(jì)時技術(shù)的應(yīng)用，使計(jì)時產(chǎn)品的走時日差從分級縮小到 1/600 萬秒，從原有傳統(tǒng)指針計(jì)時的方式發(fā)展為 人們?nèi)粘８鼮槭煜さ囊构鈹?shù)字顯示方式，直觀明了，并增加了全自動日期、星期的顯示功能，它更符合消費(fèi)者的生活需求！因此，電子時鐘的出現(xiàn)帶來了鐘表計(jì)時業(yè)界跨躍性的進(jìn)步。 第二章從研究任務(wù)著手，選擇符合設(shè)計(jì)要求的常用芯片及其它元器件，詳細(xì)論述了各接口電路的設(shè)計(jì)與連接，以模塊化的形式，整合數(shù)字化時鐘硬件的設(shè)計(jì)從小到大，從局部到整體，循序漸進(jìn)，最終實(shí)現(xiàn)一個功能齊全的數(shù)字化時鐘系統(tǒng)。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 3 第二章 編程軟件及語言介紹 Quarters II 編程環(huán)境介紹 運(yùn)行環(huán)境設(shè)計(jì)采用 quartus II 軟件實(shí)現(xiàn)，因此針對軟件需要用到的一些功能在這里進(jìn)行描述 . Quartus II 軟件界面簡單易操作，如下圖 : 圖 II 軟件界面 圖 菜單欄 1) 【 File】菜單 Quartus II 的【 File】菜單除具有文件管理的功能外，還有許多其他選項(xiàng) 基于 FPGA的數(shù)字時鐘設(shè)計(jì) 4 圖 II 菜單欄 圖 （ 1）【 New 】選項(xiàng)：新建工程或文件，其下還有子菜單 【 New Quartus II Project】選項(xiàng)：新建工程。 （ 3）【 New Project Wizard 】選項(xiàng)：創(chuàng)建新工程。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 5 圖 II 新建工程 圖 （ 4）【 creat /update】選項(xiàng) :生成元件符號。 （ 2）【 Pin】選項(xiàng)：為當(dāng)前層次樹的一個或多個邏輯功能塊分配芯片引腳或芯片內(nèi)的位置。 EDA 設(shè)置工具屬于第三方工具。 （ 7）【 pin planner 】選項(xiàng)：可以使用它將所設(shè)計(jì)電路的 I/O 引腳合理的分配到已設(shè)定器件的引腳上。 （ 3）【 analyze current file】選項(xiàng)：分析當(dāng)前的設(shè)計(jì)文件，主要是對當(dāng)前設(shè)計(jì)文 件的語法、語序進(jìn)行檢查。 （ 7）【 piler tool】選項(xiàng)：它是一個編譯工具，可以有選擇對項(xiàng)目中的各個文 件進(jìn)行分別編譯。 圖 II 菜單欄運(yùn)行下拉 圖 5) 【 tools】菜單 【 tools 】菜單的功能是 （ 1）【 run EDA simulation tool 】選項(xiàng)：運(yùn)行 EDA 仿真工具， EDA 是第三方仿真工具。 II 菜單欄 圖 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 9 圖 II 菜單 欄 按鍵功能 圖 功能仿真流程 新建仿真文件 圖 II 菜單欄新建文件夾 圖 基于 FPGA的數(shù)字時鐘設(shè)計(jì) 10 功能方正操作 在菜單上點(diǎn) processing 在下拉菜單中，如下圖： 圖 II 菜單欄 processing 下拉 圖 Verilog HDL 語言介 什么是 verilog HDL 語言 Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。所有這些都使用同一種建模語言。語言從 C 編程語言中繼承了多種 操作符和結(jié)構(gòu)。 主要功能 下面列出的是 Verilog 硬件描述語言的主要能力： ? 基本邏輯門，例如 and、 or 和 nan d 等都內(nèi)置在語言中。 ? 提供顯式語言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時延及路徑時延和設(shè)計(jì)的時序檢查。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 ? 人和機(jī)器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設(shè)計(jì)者之間的交互語言。 ? 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計(jì)完整建模。 ? 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進(jìn)行設(shè)計(jì)描述。（按位與）和 |（按位或）。 ? 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。 QuickSOPC 核心板的硬件原理框圖 如圖 21 所示： 圖 QuickSOPC 硬件方塊圖 （ 2） FPGA 電路 核心板 QuickSOPC 上所用的 FPGA 為 Altera 公司 Cyclone 系列的 EP1C6Q240。 基于 FPGA的數(shù)字時鐘設(shè)計(jì) 14 表 31 核心 EP1C6Q240 器件特性 ： 特性 核心板 EP1C6Q240 器件 邏輯單元（ LE） 5980 M4K RAM 塊 20 RAM 總量（ bit） 92160 PLL(個 ) 2 最大用戶 I/O 數(shù)（個） 185 配置二進(jìn)制文件（ .rbf）大?。?bit） 1167216 可選串行主動配置器件 EPCS1/ EPCS4/ EPCS16 （ 3） 配置電路 Cyclone FPGA 的配置方式包括：主動配置模式、被動配置模式以及 JTAG 配置模式。 Cyclone FPGA 設(shè)計(jì)成的 JTAG 指令比其他任何器件操作模式的優(yōu)先級都高，因此 JTAG 配置可隨時進(jìn)行而不用等待其他配置模式完成。 （ 4） 時鐘電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。如圖 22 所示。當(dāng)輸入時鐘頻率較低時，可以使用 FPGA 的內(nèi)部 PLL 調(diào)整 FPGA 所需的系統(tǒng)時鐘，使系統(tǒng)運(yùn)行速度更快。 基于 FPGA的數(shù)字時鐘設(shè)計(jì) 16 主板上七段數(shù)碼管顯示電路如圖 24 所示， RP4 和 RP6 是段碼上的限流電阻，位碼由于電流較大，采用了三極管驅(qū)動。公共端常被稱作位碼，而將其他的 8 位稱作段碼。本設(shè)計(jì)采用 主板上的獨(dú)立鍵盤 來實(shí)現(xiàn)這兩個功能。 圖 鍵盤電路圖 蜂鳴電路設(shè)計(jì) 如圖 27 所示，蜂鳴器使用 PNP 三極管進(jìn)行驅(qū)動控制，蜂鳴器使用的是交流蜂鳴器。 圖 蜂鳴電路圖 基于 FPGA的數(shù)字時鐘設(shè)計(jì) 18 第四章 數(shù)字化時鐘系統(tǒng)軟件設(shè)計(jì) 整體方案介紹 整體設(shè)計(jì)描述 設(shè)計(jì)中的數(shù)字時鐘，帶有按鍵校準(zhǔn)，定點(diǎn)報(bào)時，數(shù)碼管顯示等功能。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 19 蜂鳴器模塊： 根據(jù)計(jì)時模塊，鬧鐘模塊給出的使能信號，判定蜂鳴器是整點(diǎn)報(bào)時，還是鬧鐘響鈴。 接口及寄存器定義 module clock(clk,key,dig,seg,beep)。 Key[4]為鬧鐘設(shè)置按鍵， key[5]為校準(zhǔn)設(shè)置按鍵。 //蜂鳴器輸出端 reg [7:0] seg_r = 839。 // 定義顯示數(shù)據(jù)寄存器 reg [8:0] count1。 // 定義現(xiàn)在時刻寄存器 reg [23:0] clktime = 2439。 // 定義標(biāo)志位 reg [4:0] dout1 = 539。 reg [4:0] dout3 = 539。h0。b1。 //寄存器 wire beepen。 1Hz 的信號的產(chǎn)生用來產(chǎn)生時鐘的秒脈沖， 框圖如下 圖 ： 圖 分頻模塊 圖 分頻模塊設(shè)計(jì) 本系統(tǒng)程序設(shè)計(jì) 時鐘的準(zhǔn)確與否主要取決于秒脈沖的精確度。 if(count == 1539。 //置位秒標(biāo)志 end end //秒信號產(chǎn)生部分 always (posedge clk1) // 定義 clock 上升沿觸發(fā) begin count1 = count1 + 139。d0。所以， sec 信號的頻率為 1Hz，滿足設(shè)計(jì)要求。以此類推，當(dāng)分十位 hour[15,12]為 5 和分個位為 9 時（即 59 分），時個位加 1,與此同時分個位 hour[19,16]和分十位都清零。b1。 hour[7:4] = hour[7:4] + 139。h0。ha) //加到 10，復(fù)位 begin hour[11:8] = 439。 //分十位加一 if(hour[15:12] = 439。b1。 hour[23:20] = hour[23:20] + 139。h0。 按鍵處理模塊實(shí)現(xiàn) 按鍵處理 模塊描述 框圖如下 圖 ： 圖 按鍵控制功能圖 模塊講計(jì)時部分和時 間調(diào)整部分整合到一起，正常態(tài)的時候，時間正常運(yùn)行，當(dāng)key[5]被按下時，進(jìn)入時間校準(zhǔn)，可以通過 key[2:0]三個鍵，分別對秒，分，時進(jìn)行加 1操作，從而進(jìn)行時間校準(zhǔn)。 assign key_done = key|dout3。 //連續(xù)賦值 end always (negedge key_done[4]) begin keyen[1] = ~keyen[1]。因此改變 key 的值，觀察仿真結(jié)果是否正確。 正常情況下，鬧鈴時間到會進(jìn)行為時 1 分鐘的蜂鳴報(bào)時，可以通過按下鬧鐘按鍵 key[3]使其停止。整點(diǎn)報(bào)時的時候，播放音樂， 10 秒音樂播報(bào)完后停止整點(diǎn)報(bào)時。 模塊框圖如下 圖 ： 基于 FPGA的數(shù)字時鐘設(shè)計(jì) 26 蜂鳴器模塊實(shí)現(xiàn) //蜂鳴器的計(jì)數(shù)定時器 always(posedge clk) begin beep_count = beep_count + 139。(!(beep_count_end == 1639。 //取反輸出信號 end end always (posedge clk) begin if (!beepen) case(hour[3:0]) //整點(diǎn)報(bào)時音樂內(nèi)容 439。h1:beep_count_end = 1639。h7794。 //中音 1 的分頻系數(shù)值 439。h6:beep_count_end = 1639。h6a88。 //中音 4 的分頻系數(shù)值 default:beep_count_end = 1639。h2,439。 //高音 7 的分頻系數(shù)值 default:beep_count_end = 1639。 end //鬧鈴使能控制 always (posedge clk) begin if (!keyen[0]) //判斷鬧鈴是否有取消 clktime_en = 139。 clktime_en = 139。 在此設(shè)計(jì)中占非常重要的地位，它是確保時間能直觀呈現(xiàn)的橋梁。 圖 顯示模塊 圖 顯示模塊實(shí)現(xiàn) //數(shù)碼管顯示內(nèi)容 基于 FPGA的數(shù)字時鐘設(shè)計(jì) 28 always (posedge clk) begin case({keyen[0],count1[3:1]}) //選擇掃描顯示數(shù)據(jù) 439。 //秒十位 439。d3:disp_dat = clktime[11:8]。d5:disp_dat = 439。 //時個位 439。 //秒個位 439。ha。d12:disp_dat = hour[15:12]。 //顯示 439。 //時十位 default:disp_dat = 439。b11111110。 //選擇第二個數(shù)碼 管顯示 339。d3:dig_r = 839。b11101111。 //選擇第六個數(shù)碼管顯示 339。d7:dig_r = 839。hc0。 //顯示 1 439。h3:seg_r = 839。h99。 //顯示 5 439。h7:seg_r = 839。h80。 //顯示 9 439。hff。hff。 引腳分布 如下 表 51： 表 51 引腳分布圖 ： 信號 引腳 說明 信號 引腳 說明 seg[0] 169 數(shù)碼管斷信號選擇 dig[0] 160 數(shù)碼管片選信號控制 seg[1] 170 dig[1] 159 seg[2] 167 dig[2] 162 seg[3] 168 dig[3] 161 seg[4] 165 dig[4] 215 seg[5] 166 dig[5] 216 seg[6] 163 dig[6] 213 seg[7] 164 dig[7] 214 key[0] 121 秒加 1 控制 clk 28 時鐘信號 key[1] 122 分加 1 控制 Beep 175 蜂鳴器信號 k