【正文】 頻系數(shù)取值對(duì)應(yīng)圖48中的分頻器1和分頻器2中的較小的分頻系數(shù)值。計(jì)數(shù)器根據(jù)兩種不同的計(jì)數(shù)情況，對(duì)應(yīng)輸出“0”和“1”兩種電平。use 。 系統(tǒng)時(shí)鐘 start :in std_logic。architecture behav of PL_FSK2 isarchitecture behav of PL_FSK2 issignal q:integer range 0 to 11。event and clk=39。039。 end if。 m計(jì)數(shù)器清零elsif q=10 then if m=3 then y=39。end if。then m=m+1。 二進(jìn)制移相鍵控（2PSK）系統(tǒng) 2PSK系統(tǒng)的原理相移鍵控是利用載波的相位變化來傳遞數(shù)字信息，而振幅和頻率保持不變。圖414(b) 所示 2PSK數(shù)字鍵控調(diào)制法Figure 414 (b) 2PSK digital keying modulation2PSK信號(hào)的解調(diào)通常采用相干解調(diào)法。對(duì)于二進(jìn)制的絕對(duì)調(diào)相記為2CPSK，相對(duì)調(diào)相記為2DPSK?！?】 2DPSK系統(tǒng)的原理2DPSK是利用前后相鄰碼元的載波相對(duì)相位變化傳遞數(shù)字信息，所以又稱相對(duì)相移鍵控?！?】 圖416 所示 碼型變化框圖Figure 416 Block diagram of pattern changes 碼型變換1 絕對(duì)調(diào)相（ CPSK ）所謂絕對(duì)調(diào)相即CPSK，是利用載波的不同相位去直接傳送數(shù)字信息的一種方式。向量差是指前一碼元的終相位與本碼元初相位比較，DPSK信號(hào)應(yīng)用較多，但由于它的調(diào)制規(guī)律比較復(fù)雜，難以直接產(chǎn)生，目前DPSK信號(hào)的產(chǎn)生較多地采用碼變換加 CPSK調(diào)制而獲得?；鶐盘?hào)為1碼時(shí)，與門1選通，輸出為 ；基帶信號(hào)為“0”碼時(shí)，與 門2選通，輸出為 ，即可得到CPSK信號(hào)。下圖為采用相位法產(chǎn)生DPSK信號(hào)的框圖?！?0】說明：圖中沒有包含模擬電路部分，輸出信號(hào)為數(shù)字信號(hào)。use 。 基帶信號(hào) y :out std_logic)。 載波信號(hào)beginprocess(clk) 此進(jìn)程主要是產(chǎn)生兩重載波信號(hào)f1，f2beginif clk39。039。f2=39。end process。 then if q(0)=39。 then y=f1。end if。圖中的計(jì)數(shù)器q輸出0相的與發(fā)端同步的數(shù)字載波；判決器的工作原理是：把計(jì)數(shù)器輸出的0相載波與數(shù)字CPSK信號(hào)中的載波進(jìn)行邏輯“與”運(yùn)算，當(dāng)兩比較信號(hào)在判決時(shí)刻都為“1”時(shí)，輸出為“1”，否則輸出為“0”，以實(shí)現(xiàn)解調(diào)的目的。use 。 同步信號(hào) x :in std_logic。 beginprocess(clk) 此進(jìn)程完成對(duì)CPSK調(diào)制信號(hào)的解調(diào)beginif clk39。039。139。039。 end if。 DPSK信號(hào)的調(diào)制的VHDL建模與程序設(shè)計(jì)1 DPSK調(diào)制方框圖模型DPSK調(diào)制方框圖如圖424所示，DPSK調(diào)制電路的VHDL建模符號(hào)如圖425所示。【12】圖424 DPSK調(diào)制方框圖Figure 424 DPSK modulation block diagram圖425 DPSK調(diào)制電路的VHDL符號(hào)Figure 425 DPSK modulation circuit VHDL symbol2 絕對(duì)碼到相對(duì)碼轉(zhuǎn)換VHDL程序及注釋文件名：PL_DPSK功能：基于VHDL硬件描述語言，對(duì)基帶信號(hào)進(jìn)行絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換library ieee。entity PL_DPSK isport(clk :in std_logic。 相對(duì)碼輸出信號(hào)end PL_DPSK。event and clk=39。 then q=0。 xx=xx xor x。 end if。DPSK信號(hào)的解調(diào)方法之一是相干解調(diào)（極性比較法）加麻煩變換法。 DPSK相位比較法解調(diào)器原理框圖及其相應(yīng)的波形圖如圖427所示。DPSK解調(diào)采用CPSK解調(diào)＋相對(duì)碼到絕對(duì)碼既可實(shí)現(xiàn)。use 。 系統(tǒng)時(shí)鐘start :in std_logic。architecture behav of PL_DPSK2 issignal q:integer range 0 to 3。139。 elsif q=0 then q=1。 輸入信號(hào)x與前一輸入信號(hào)xx進(jìn)行異或 else q=q+1。end behav。這必然對(duì)我將來從事這門技術(shù)有很大的幫助。我慶幸來到了吉林農(nóng)業(yè)大學(xué)就讀教育本科，慶幸?guī)煆挠趯m鶴老師，導(dǎo)師不但把淵博的知識(shí)傳授給了我，而且通過言傳身教，用他嚴(yán)謹(jǐn)治學(xué)、實(shí)事求是的科研作風(fēng)潛移默化地影響了大家,高尚的學(xué)術(shù)風(fēng)格、平易近人的工作作風(fēng)將對(duì)我們今后的學(xué)習(xí)和工作上產(chǎn)生深遠(yuǎn)的影響，在此向?qū)煴硎咀钫\摯的感謝。ASK程序解調(diào)仿真圖及注釋注：=11時(shí)，m清零。FSK 調(diào)制仿真波形及注釋注：a. 載波ff2分別是通過對(duì)clk的12分頻和2分頻得到的。=10時(shí)，根據(jù)m的大小，進(jìn)行對(duì)輸出基帶信號(hào)y的電平的判決。；滯后系統(tǒng)時(shí)鐘兩個(gè)clk。use 。 基帶信號(hào)y :out std_logic)。 載波信號(hào)beginif clk39。039。 改變q后面數(shù)字的大小，就可以改變載波信號(hào)的占空比 elsif q=3 then f=‘0’。q=q+1。y=x and f。use 。 同步信號(hào) x :in std_logic。 計(jì)數(shù)器signal xx:std_logic。139。 then q=0。end if。039。elsif xx39。 計(jì)xx信號(hào)的脈沖個(gè)數(shù)end if。use 。 系統(tǒng)時(shí)鐘start :in std_logic。architecture behav of PL_FSK issignal q1:integer range 0 to 11。event and clk=39。 then q1=0。 改變q1后面的數(shù)字可以改變，載波f1的占空比 elsif q1=11 then f1=39。039。end process。 then if start=39。139。q2=0。 end if。event and clk=39。139。 當(dāng)輸入的基帶信號(hào)x=‘0’時(shí)，輸出的調(diào)制信號(hào)y為f1 else y=f2。end behav。end if。039。 then if clk39。end process。039。 改變q2后面的數(shù)字可以改變，載波f2的占空比elsif q2=1 then f2=39。 then q2=0。event and clk=39。end if。q1=0。139。 then if start=39。 載波信號(hào)f2的分頻計(jì)數(shù)器signal f1,f2:std_logic。 基帶信號(hào) y :out std_logic)。use 。end behave。139。139。process(xx,q) 此進(jìn)程完成ASK解調(diào)begin if q=11 then m=0。 else q=q+1。 clk上升沿時(shí)，把x信號(hào)賦給中間信號(hào)xx if start=39。 計(jì)xx的脈沖數(shù)beginprocess(clk) 對(duì)系統(tǒng)時(shí)鐘進(jìn)行q分頻，beginif clk39。 基帶信號(hào)end PL_ASK2。entity PL_ASK2 isport(clk :in std_logic。 文件名：PL_ASK2功能：基于VHDL硬件描述語言，對(duì)ASK調(diào)制信號(hào)進(jìn)行解調(diào)library ieee。end if。 改變q后面數(shù)字的大小，就可以 改變載波信號(hào)的頻率 else f=39。 elsif q=1 then f=‘1’。139。architecture behav of PL_ASK issignal q:integer range 0 to 3。 系統(tǒng)時(shí)鐘start :in std_logic。use 。 10個(gè)clk。，滯后于系統(tǒng)時(shí)鐘2個(gè)clk。，m計(jì)xx（x信號(hào)的寄存器）的脈沖數(shù)。再次由衷感謝答辯組的各位老師對(duì)學(xué)生的指導(dǎo)和教誨，我也在努力的積蓄著力量，盡自己的微薄之力回報(bào)母校的培育之情，爭取使自己的人生對(duì)社會(huì)產(chǎn)生些許積極的價(jià)值！附 錄：仿真波形Ask調(diào)制VHDL程序仿真圖及注釋注：。作為一個(gè)頻帶通信實(shí)驗(yàn)系統(tǒng),本系統(tǒng)在功能上還不夠完善,模塊設(shè)計(jì)還比較簡單,但有其的可擴(kuò)充性,在實(shí)際應(yīng)用時(shí),可以根據(jù)需要及時(shí)的優(yōu)化方案填加內(nèi)容,使其功能更加完善,盡量做到盡善盡美!38參考文獻(xiàn)[1] 謝嘉奎. 通信電路. 第四版. 北京：高等教育出版社，2000[2] 南京工學(xué)院無線電工程系《電子線路》編寫組 .電子線路 .北京：人民教育出版社,1979[3] 董在望, 肖華庭. 通信電路原理. 北京：高等教育出版社，1989[4] 張亞文. 通信原理電路. 第二版. 北京：高等教育出版社，1984[5] 樊昌信等. 通信原理. 第六版. 北京：國防工業(yè)出版社，2007[6] 武秀玲，沈偉慈. 通信原理電路. 西安：西安電子科技大學(xué)出版社，1995[7] B,H. 班科夫, . 無線電接收設(shè)備. 陳子敏譯. 北京：高等教育出版社，1988[8] Reinhold Lufwig Pavel Bretcheko. 射頻電路設(shè)計(jì)理論及應(yīng)用（RF Circuit Design Theory and Applications）. 北京：科學(xué)出版社，2002[9] 白居憲. 通信原理電路. 西安：西安交通大學(xué)出版社. 1995[10] 陳邦媛. 射頻通信電路學(xué)習(xí)指導(dǎo). 北京：科學(xué)出版社，2004[11] 邊萌. ，2000年5月[12] 趙晶. 通信原理電路［，2001年2月[13] 曹志剛等．現(xiàn)代通信原理[M]．北京：致 謝本論文是在宮鶴老師的悉心指導(dǎo)和無微不至的關(guān)心下共同完成。最后，我通過對(duì)數(shù)字頻帶通信實(shí)驗(yàn)系統(tǒng)的研究，使我對(duì)一個(gè)實(shí)驗(yàn)系統(tǒng)的構(gòu)建有了更深的了解，也對(duì)自己的本專業(yè)知識(shí)有了近一步的了解。end if。 y=xx xor x。039。 寄存相對(duì)碼beginprocess(clk,x) 此進(jìn)程完成相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換beginif clk39。 相對(duì)碼輸入信號(hào) y :out std_logic)。use 。下面程序僅包含相對(duì)碼到絕對(duì)碼變換部分。該電路與極性比較法不同之處在于乘法器中與信號(hào)相乘的不是載波，而是前一碼元的信號(hào)，該信號(hào)相位隨機(jī)且有噪聲，它的性能低于極性比較法的性能。在解調(diào)過程中，由于載波相位模糊性的影響，使得解調(diào)出的相對(duì)碼也可能是“1”和“0”倒置，但經(jīng)差分譯碼（碼反變換）得到的絕對(duì)碼不會(huì)發(fā)生任何倒置的現(xiàn)象，從而解決了載波相位模糊性帶來的問題。end process。 輸入信號(hào)與前一個(gè)輸出信號(hào)進(jìn)行異或 elsif q=3 then q=0。039。 then if start=39。 分頻器signal xx:std_logic。 開始轉(zhuǎn)換信號(hào) x :in std_logic。use 。異或門與寄存器共同完成絕/相變換功能。end process。elsif q=3 then q=0。139。 elsif q=0 then q=q+1。139。 基帶信號(hào)end PL_CPSK2。entity PL_CPSK2 isport(clk :in std_logic?！?1】圖422 CPSK解調(diào)方框圖Figure 422 CPSK demodulator block diagram注：在計(jì)數(shù)器q=0時(shí)，根據(jù)調(diào)制信號(hào)此時(shí)的電平的高低，來進(jìn)行判決圖423 CPSK解調(diào)電路的VHDL建模符號(hào)Figure 423 CPSK symbol demodulation circuit VHDL model2 CPSK解調(diào)VHDL程序及注釋文件名：PL_CPSK2功能：基于VHDL硬件描述語言，對(duì)CPSK調(diào)制的信號(hào)進(jìn)行解調(diào)library ieee。end behav。 基帶信號(hào)x為‘0’時(shí)，輸出信號(hào)y為f2 end if。 then