eda技術(shù) 第02講 pld(文件)
【正文】 系列行和列構(gòu)成的連續(xù)式布線通道組成。級聯(lián)鏈通過邏輯與和邏輯或?qū)⑾噜彽倪壿媶卧妮敵鲞B接起來。 LE是FLEX10K芯片實現(xiàn)邏輯的最基本結(jié)構(gòu)。? CPLD器件一般采用 EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后， EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。 FPGA內(nèi)部有豐富連線資源， CLB分塊較小，芯片的利用率較高。? CPLD每次布線路徑一樣，連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。一般來說實時性要求高、頻率快的功能模塊適合使用 FPGA/CPLD實現(xiàn)。xilinx的 XC7300系列? 2. altera的 MAX7000系列? 3. lattice的 PLSI/ISPLSI1000系列? FPGA的常見型號 :? 1. 4)對于集成電路設(shè)計而言，設(shè)計實現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。實際制作 ——采購器件、設(shè)計印刷電路板，裝配、調(diào)試；216。應(yīng)該說明的是：u以上的設(shè)計過程主要是非智能型電子系統(tǒng)傳統(tǒng)的、手工的設(shè)計過程；u對于智能型電子系統(tǒng)應(yīng)包括有軟、硬件兩部分，設(shè)計開始時就應(yīng)該有一個軟、硬件分工的安排，然后再分別進(jìn)行硬件設(shè)計和軟件設(shè)計；u現(xiàn)代的設(shè)計方法是使用 EDA軟件工具進(jìn)行電子系統(tǒng)設(shè)計。2. 設(shè)計過程 57HYIT216。 2)如果某一過程存在錯誤，查找和修改十分不便。結(jié)結(jié)EDA概述概述可編程器件可編程器件EDA是什么？主要內(nèi)容是什么？是什么？主要內(nèi)容是什么？PROM→PLA → PAL → GALCPLD → FPGACPLD 和和 FPGA的區(qū)別的區(qū)別54HYIT★ 作業(yè)各種配置存儲器的技術(shù)：一次可編程 (OTP)：熔絲、反熔絲 (Antifuse)可重復(fù)編程： EEPROM、 FLASH、 SRAM49HYIT可編程的組合邏輯電路? 基于乘積項的組合模塊與或陣列2層邏輯高扇入? 基于查找表的組合模塊4~5個輸入較好的粒度結(jié)構(gòu)類似于 ROM的功能50HYIT可編程的觸發(fā)器 (Registers)? 觸發(fā)器一般指 D觸發(fā)器? 觸發(fā)器的可編程是指對 clk、 en、 clear、 preset進(jìn)行編程。 ? 在歐洲用 Xilinx的人多，在日本和亞太地區(qū)用ALTERA的人多，在美國則是平分秋色。 43HYIT使用 FPGA/CPLD設(shè)計時，應(yīng)該對芯片內(nèi)部的各種底層硬件資源，和可用的設(shè)計資源有一個較深刻的認(rèn)識。42HYITFPGA與 CPLD的區(qū)別? FPGA為非連續(xù)式布線， CPLD為連續(xù)式布線。? CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。38HYITCPLD與 FPGA的區(qū)別CPLD FPGA內(nèi)部結(jié)構(gòu) Product－ term Look－ up Table程序存儲 內(nèi)部 EEPROM SRAM，外掛 EEPROM資源類型 組合電路資源豐富 觸發(fā)器資源豐富集成度 低 高使用場合 完成控制邏輯 能完成比較復(fù)雜的算法速度 快 慢其他資源 － EAB，鎖相環(huán)保密性 可加密 一般不能保密 39HYITFPGA與 CPLD的區(qū)別? FPGA采用 SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后， SRAM中的數(shù)
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