基于fpgadsp的軟件無(wú)線電通用平臺(tái)設(shè)計(jì)(文件)
【正文】 。因?yàn)镕PGA和DSP具有系統(tǒng)隨時(shí)更新程序的功能，所以在對(duì)無(wú)線電信號(hào)的處理上具有很好的靈活性。QL5064還可以作為PCI總線主設(shè)備，以DMA方式與主機(jī)內(nèi)存交換數(shù)據(jù)，發(fā)起initial方式訪問PCI總線上其它設(shè)備[3]。信號(hào)處理模塊由FPGA和DSP組成，DSP完成復(fù)雜算法的計(jì)算，而FPGA完成路徑選擇、工作配置等實(shí)時(shí)性強(qiáng)的工作。采樣速率為200MSPS，可產(chǎn)生直流到80MHz的數(shù)字輸出和80dB窄帶的無(wú)雜散信號(hào)動(dòng)態(tài)范圍。A/D采樣之后的數(shù)字信號(hào)速率非常高，要從這些高速信號(hào)中得到有用的基帶信號(hào)，需要有效地對(duì)其進(jìn)行數(shù)字下變頻、抽取、濾波等處理，這些功能可以采用現(xiàn)場(chǎng)可編程門陣列（FPGA）來(lái)實(shí)現(xiàn)。AD芯片采用AD公司的AD6645，AD6645是一種高速、高性能、單片14位ADC。轉(zhuǎn)換后的數(shù)字信號(hào)送入到下變頻模塊DDC中進(jìn)行處理，DDC采用AD公司的AD6634。圖4分別示出了每組數(shù)據(jù)的幅度和相位。測(cè)試結(jié)果如表1所示：表1 功率分辨率測(cè)試結(jié)果序號(hào)信號(hào)電壓（mVpp）均值（dB）方差（dB）150025053600470058006805從表格來(lái)看，DDC可以分辨出5 mVpp的差值的變化，而且在AD芯片模擬信號(hào)輸入范圍的中間值左右時(shí)，方差值比較穩(wěn)定。 DA輸出測(cè)試 圖5（a）由AD9857內(nèi)部生成的5M正弦波 （b）由外部輸入經(jīng)AD9857處理后輸出的10M正弦波圖5（a）是配置DUC在DAC芯片內(nèi)部生成的5M正弦波的輸出顯示。FPGA可提供通用的計(jì)算結(jié)構(gòu)，實(shí)時(shí)性好，非常適合于軟件無(wú)線電中基帶和IF數(shù)字處理的需要。參考文獻(xiàn)（References）[1]鈕心沂，楊義先。北京：電子工業(yè)出版社[3] Quick User’s Manual datasheet[4] ANALOG DEVICES. CMOS 200 MSPS 14Bit Quadrature Digital Upconverter AD9857[5] ANALOG ,80/105 MSPS A/D Converter AD6645 Datasheet。北京：北京郵電大學(xué)出版社[2]楊小牛，樓才義。板上設(shè)計(jì)有硬件數(shù)字下變頻和數(shù)字上變頻器件，可以用系統(tǒng)對(duì)它們進(jìn)行靈活的配置，使得對(duì)DDC和DUC的應(yīng)用變得簡(jiǎn)單，初學(xué)者也能很容易地實(shí)現(xiàn)這些功能。從這兩個(gè)波形顯示來(lái)看，AD9857器件的D
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