基于ad9852的信號發(fā)生器(文件)
【正文】 被選擇作為輸入，上升沿將傳輸I/O端口緩沖區(qū)內(nèi)的內(nèi)容到編程寄存器。數(shù)據(jù)在上升沿被裝入。片選信號與串行編程總線相關聯(lián)。一個邏輯高電平將產(chǎn)生編程的零刻度到滿刻度線性上升的余弦DAC輸出，邏輯低電平將產(chǎn)生編程的滿刻度到零刻度線性下降的余弦DAC輸出31，32，37，38，44，50，54，60，65AVDD模擬電路部分電源電壓，相對AGND和DGND為+33，34，39，40，41，45，46，47，53，59，62，66，67AGND模擬電路部分接地端，電位與DGND相同36VOUT內(nèi)部高速比較器的非反相輸出引腳。通常RSET的范圍是8kΩ(5mA)～2kΩ（20mA）61PLL FILTER此引腳提供REFCLK倍頻器的PLL環(huán)路濾波器的外部零度補償網(wǎng)絡的連接。）差分時鐘信號。在電源導通狀態(tài)下，MASTER RESET是保證正確操作的基本要素AD9852有五種可編程工作模式。本信號發(fā)生器電路能實現(xiàn)的功能如下：輸出信號頻率范圍為0～120MHz；輸出信號幅度程控可調(diào)；輸出模擬AM信號；輸出模擬FM信號；輸出ASK調(diào)制信號；輸出FSK調(diào)制信號；輸出PSK調(diào)制信號；輸出掃頻信號；輸出低抖動方波時鐘信號；輸出可變幅度控制信號。 七階切比雪夫濾波電路在本信號發(fā)生器電路中，AD9852的外部基準使用50MHz的高穩(wěn)定度有源晶振，經(jīng)AD9852內(nèi)部6倍頻后得到300MHz的系統(tǒng)時鐘，能產(chǎn)生0Hz～120MHz的正弦信號，輸出信號雜散噪聲小。本模塊采用三片鎖存器74HC573分別對輸入數(shù)據(jù)鎖存實現(xiàn)單向并行控制，為提高驅動能力使用施密特反相驅動器74LS14作為驅動。印制電路板制作過程請參考“全國大學生電子設計競賽技能訓練”一書。（3）焊接步驟焊接的原則是從低到高，從小尺寸外形到大尺寸外形，為確保焊接成功。焊接完后仔細檢查引腳有沒有粘連在一起，防止短路而損壞AD9852。第二步：檢測控制接口部分電路的完整。初始化端口復位AD9852寫頻率控制字寫幅度控制字結束 AD9852測試程序流程圖4．AD9852的使用 （1）內(nèi)部和外部更新時鐘此項功能由一個雙向I/O引腳（引腳端20）和一個可編程32位倒計時計數(shù)器組成。更新時鐘的默認模式是內(nèi)部的（進入更新時鐘寄存器的位為邏輯高電平）；若轉換為外部更新時鐘模式，更新時鐘寄存器控制位必須設置為邏輯低電平。當計數(shù)數(shù)到0時，DDS輸出產(chǎn)生一個自動的I/O更新。引腳端20上的內(nèi)部已產(chǎn)生的更新脈沖輸出有一個固定的8個系統(tǒng)時鐘周期的高電平時間。（2）整形開關鍵控(Shaped On/Off keying)Shaped On/Off 。除設置OSK EN位之外，第二個控制位OSK INT（也在地址20hex）必須被設置為邏輯高電平。最大輸出振幅是電阻RSET的函數(shù)，并且當OSK INT使能時是不可編程的。如果斜坡速率計數(shù)器是以編程為最小計數(shù)值3，它將產(chǎn)生兩個系統(tǒng)時鐘周期（一個上升沿載入倒計時值，另一個上升沿將計數(shù)值從3降為2）。式中：N是8位倒計數(shù)值，它將在這些脈沖取值4096，用以將12位正計數(shù)器從0刻度增加到滿刻度。引腳下30上的邏輯高電平會導致輸出呈線性斜坡上升到滿刻度振幅，而且一直保留到邏輯電平改變?yōu)榈碗娖?，導致輸出沿斜坡下降?刻度。RSET=39。用戶必須選擇一個適當?shù)呢撦d阻抗去限制輸出電壓在限制范圍內(nèi)擺動。通過將DAC PD位設置為高電平（控制寄存器的地址1D），可以將這個DAC電源判斷。該DAC時鐘為系統(tǒng)時鐘最大為300MSPS，并且有與余弦DAC同樣大的輸出電流容量。這里允許寬的帶寬信號（例如QPSK）從DAC輸出而沒有像頻率函數(shù)所表現(xiàn)出的明顯變更。它允許用戶選擇一個4～20倍范圍內(nèi)的任意整數(shù)時鐘倍數(shù)。對于AD9852，系統(tǒng)時鐘可以是REFCLK倍頻器的輸出，也可以是REFCLK的輸入。S/P SELECT（引腳70），是用來設定I/O模式的。（8）頻率控制對于計數(shù)容量為2N的相位累加器和具有M個相位取樣點的正弦波波形存儲器,若頻率控制字為K ,輸出信號頻率為?O,參考時鐘頻率為?C，則DDS系統(tǒng)輸出信號的頻率為：輸出信號的頻率分辨率為：由奈奎斯特采樣定理知，DDS 輸出的最大頻率為：fmax= fc/2頻率控制字可由以上公式，推出：K = fo 2N/fc當外部參考時鐘頻率為50MHz，輸出頻率需要為1MHz的時候，系統(tǒng)時鐘經(jīng)過6倍頻，使得?C變?yōu)?00MHz，這樣就可以利用以上公式計算出DDS的需要設定的控制頻率字：K = 1106248/300106 K = 00 DA 74 0D A7 40控制AD9852產(chǎn)生一固定頻率的正弦信號匯編測試程序如下，控制模塊采用單片機AT89C52作控制核心。使用該模塊電路為核心構成的系統(tǒng)能很容易的實現(xiàn)題目全部的基本要求和發(fā)揮要求。輸出顯示鍵控單片機或DSP或FPGA控制模塊AD9852信號發(fā)生模塊AD8320輸出驅動峰值檢測 AD9852信號發(fā)生模塊在正弦信號發(fā)生器中的應用（10）AD9852信號發(fā)生器在2005年全國大學生電子設計競賽C題中的應用 根據(jù)題目C的要求。設計印制電路板時請注意，參考印制電路板為4層板，建議修改為雙面電路板形式，AD9854采用LQFP80封裝形式。由于AD9852輸出的信號是由D/A轉換得到，所以AD9852輸出濾波電路的濾波性能要盡可能的好，使本系統(tǒng)的背景噪聲降到最小。由于AD9852輸出的信號峰峰值只有幾百毫伏，所以在AD9852的輸出端接一個驅動放大器AD8320，它是AD模擬公司生產(chǎn)的數(shù)控可變增益線性寬帶驅動器，最大電壓增益為26（20倍）dB,帶寬150MHz，輸出阻抗，輸出時需要注意阻抗匹配。此測試程序未開啟AD9852內(nèi)部的時鐘倍頻器。信息的傳輸與系統(tǒng)同步，并且以下列兩種方式之一產(chǎn)生：內(nèi)部受控于用戶可編程的速率和外部受控于用戶。（7）I/O操作AD9852支持8位并行I/O操作或串行I/O操作?？刂萍拇嫫?E hex內(nèi)的五個控制位設置倍頻器倍數(shù)。反向SINC在默認時被使用，在控制寄存器20（hex）中的Bypass Inv SINC位為高電平時被旁路。通過設置控制DAC POWERDOWN位為高電平（地址1D hex），控制DAC能夠被單獨地關斷電源，以達到不需要使用時減少功率消耗，控制DAC輸出被指定為IOUT2和IOUT2B?？刂艱AC輸出被指定為IOUT2和IOUT2B，分別對應引腳52端和引腳51端。余弦DAC領先于一個反向sin（x）/x濾波器
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