【正文】 使用FPGA器件后實現(xiàn)系統(tǒng)所需要的電路級數(shù)又少，因而整個系統(tǒng)的工作速度會得到提高。其次，F(xiàn)PGA器件可使印刷線路板面積和需要的插件減少，從而使系統(tǒng)的制造費用降低。 　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。 　　此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 　　Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境， 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。Verilog HDL進行設(shè)計最大的優(yōu)點是其工藝無關(guān)性。（11階FIR數(shù)字濾波器）FPGA實現(xiàn)FIR濾波器，首先進行指標選定和Matlab軟件參數(shù)仿真，然后執(zhí)行基于Verilog方法的硬件實現(xiàn)中用移位方法代替了乘法運算。FIR濾波器采用對稱結(jié)構(gòu)，每個抽頭的輸出分別乘以相應(yīng)加權(quán)的二進制值，再將結(jié)果相加。 各個系數(shù)的移位情況如下：其中2表示左移1位，1表示不移位，其他依次類推：128h(0)=128==128h(1)=128==1++128h(2)=128==4+1+++128h(3)=128==8+41+128h(4)=128==16+128h(5)=128==128164++這樣，我們就可以把這個11階FIR數(shù)字濾波器的輸出用一下的算式得到表25 Verilog方法設(shè)計FIR的實驗數(shù)據(jù)圖 212系數(shù)放大后求SUM計算得到結(jié)果后再將sum右移7位，即可得到正確結(jié)果。因此，程序設(shè)計是正確的。 output [25:0] y。 reg [8:0]sxin[0:32]。 always (posedge clk) begin xx[16]=sxin[16] 。 for(k=32。 endmult13_8 uut0(clk，c0，xx[0]，acc1)。mult13_8 uut4(clk，c4，xx[4]，acc5)。mult13_8 uut8(clk，c8，xx[8]，acc9)。mult13_8 uut12(clk，c12，xx[12]，acc13)。 mult13_8 uut16(clk，c16，xx[16]，acc17)。使用移位代替乘法運算這個方法的優(yōu)點是速度快，例如11階的濾波器，完成一次運算需要11次乘法，如果使用單MAC的話，需要11個時鐘周期來完成，而使用移位方法可以在一個時鐘周期完成11個乘法運算；缺點是需要另外去完成濾波系數(shù)到移位位數(shù)的換算，如果修改濾波系數(shù)的話，程序修改將會比較麻煩，同時硬件資源也要使用多一些。=4*應(yīng)用原來的位代替 11110010B在原來的38階濾波器的設(shè)計中出現(xiàn)了這樣子的問題。 input real arg。 filter_in_force [1] = $realtobits(+000)。于是我們要進行小數(shù)乘法器的設(shè)計。本文采用適合于FPGA 實現(xiàn)的自定義26 位浮點數(shù)據(jù)格式，利用改進的基4Boot h 編碼運算方式，以及CSA和4 2 壓縮器綜合的Wallace 樹形結(jié)構(gòu)，減少了部分積，使系統(tǒng)具有高速度，低功耗的特點，并且結(jié)構(gòu)規(guī)則。//時鐘和復位信號 input[31:0] in_a，in_b。 output[29:0] x6。 reg[0:0] x5。b0。b0。b0。b0。//截取16位被乘數(shù)， x2=in_b[31:16]。b1}。b0}。在先前的設(shè)計中我們使用Matlab進行綜合仿真設(shè)計，并且借助FDAtool設(shè)計出濾波器。利用移位來把小數(shù)運算轉(zhuǎn)換成整數(shù)運算，這樣我們的11階濾波器程序大大減少篇幅同時也增加了程序的可讀程度和穩(wěn)定程度。
x1=sin(2*pi*t*10)。
plot(t，X)。
grid。輸出結(jié)果如圖222所示：圖222 濾波前信號波形圖圖223濾波后信號波形圖 仿真總結(jié)由上面的仿真結(jié)果輸出圖可以看出，所設(shè)計的數(shù)字帶通濾波器使混合輸入信號中頻率為30Hz的正弦波信號通過，明顯的出現(xiàn)了帶中信號。FIR數(shù)字濾波器的設(shè)計方式選擇更具有科學性和時效性，可以根據(jù)自己熟悉的軟件，需要的FIR數(shù)字濾波器的精度，F(xiàn)IR數(shù)字濾波器的類型和濾波器階數(shù)來靈活選擇設(shè)計思路和方法。用Matlab Simulink仿真數(shù)字濾波器設(shè)計更加直觀，操作便捷，易于分析。圖216 Matlab中模擬的混合信號 然后在程序中設(shè)置好仿真模型如下圖（217）圖217 Simulink模型仿真設(shè)置好仿真參數(shù)，對各個信號進行單獨修改和設(shè)置如下圖（218）：圖218 sin(2*pi*30*t)參數(shù)模塊在主設(shè)置中，振幅(Amplitude)設(shè)置為1， 頻率（Frequency）設(shè)置為30Hz， 輸出混合為實常量，樣本時間為1/1000， 采樣幀數(shù)設(shè)置為1幀，以下不同頻率信號同理設(shè)置： 圖219 sin(2*pi*10*t)參數(shù)模塊圖220 混合參數(shù)模塊圖221 仿真設(shè)計模塊最后來設(shè)置仿真參數(shù)：在Matlab模型窗口打開菜單[Simulation:Configuration Parameters]。楊成杰本科畢業(yè)設(shè)計混合正弦波信號X(t)濾波前39。
x3=sin(2*pi*t*60)。圖215 Simulink工具窗口圖本論文模擬一個混合信號正弦波信號他包涵了10,30,60（Hz）的信號，在Matlab模擬出來是這樣一個信號：Fs=200。在原來的濾波器中需要對每一個參數(shù)進行單獨設(shè)置，這樣會使得程序占有巨量的篇幅大大的增加了工作量和容錯度。b1}。//兩數(shù)符號位相異或，得到乘積的符號位 x6=x3[14:0]*x4[14:0]。b1}。b0。b0。b0。b0。 reg[31:0] x7。///////////////////////////////////////////////////// reg[31:0] y_out。//輸出的乘積 /*寄存器類型變量 為了能更清楚的了解全處理過程， 特地設(shè)計為輸出的，不然仿真可能會被綜合掉*/ output[15:0] x1，x2，x3，x4。 modulefix_mult ( clk，rst_n，in_a，in_b，x1，x2，x3，x4，x5，x6，x7，y_out )。而乘法，尤其是浮點乘法運算是數(shù)值計算和數(shù)據(jù)分析中最常用的運算之一。filter_in_force [3] = $realtobits(+000)。 end endfunction //function abs_real // Component Instances filter u_filter ( .clk(clk)， .clk_enable(clk_enable)， .reset(reset)， .filter_in(filter_in)， .filter_out(filter_out) )。 reg [63:0] filter_out_expected [0:3344]。但是在程序設(shè)計的過程中我們遇見了實數(shù)乘法的問題，程序的運行遇到了困難，在與指導老師的研究中我們發(fā)現(xiàn)問題出在實數(shù)乘法的問題上。的原碼1100B 41=0111 4的原碼：1000 t為有符號數(shù)，所以是帶符號右移，于是t3= end endmodule使用MAC單元完成乘加運算（包括單MAC和多MAC的情況）這個方法可以利用FPGA中已有的MAC單元（像Xilinx Spartan 3E－100中有四個乘加單元），只要設(shè)計好數(shù)據(jù)運算流程，就能方便高效地實現(xiàn)FIR運算。mult13_8 uut14(clk，c14，xx[14]，acc15)。mult13_8 uut10(clk，c10，xx[10]，acc11)。mult13_8 uut6(clk，c6，xx[6]，acc7)。mult13_8 uut2(clk，c2，xx[2]，acc3)。k=k1) sxin[k]=sxin[k1]。i16。 reg [8:0]xx[16:0]。 reg[7:0] x0，x1，x2，x3，x4，x5，x6，x7，x8，x9，x10，x11，x12，x13，x14，x15，x16。 input clk。圖213功能仿真由上圖212可以看出，tap0到tap10是輸入x的依次延時1個時鐘周期，結(jié)果sum輸出相對于輸