【正文】 ubSystem 的 Mask 參數(shù)：選中子系統(tǒng)模型，然后 點(diǎn)擊 菜單“ Edit”中的，在對(duì)話框中 點(diǎn)擊 “ Documentation”選項(xiàng)頁，設(shè)置“ Mask type”為“ SubSystem AlteraBlockSet”（子系統(tǒng) Altera 模塊集）， 否則系統(tǒng)將只能仿真無法生成 QuarterⅡ 文件。 但此時(shí)的模型卻并不是立刻能用的模型，還需根據(jù)系統(tǒng)提供的輸入的信號(hào)號(hào)以及所需要的輸出的型號(hào)來做必要的處理。為了模擬 AD 輸出的信號(hào)所以 調(diào)高信號(hào)使其幅值從 0246， 調(diào)整好 Chirp Signal 和 Scope 的參數(shù)后點(diǎn)擊運(yùn)行查看其仿真的結(jié)果。 生成 VHDL 文件 （ 1） 雙擊 SignalCompiler， 對(duì)以上的設(shè)計(jì)模型進(jìn)行分析 判斷模型是否有錯(cuò)誤的地方。 圖 15 SignalCompiler 窗口 最終在 QuartusⅡ 中所生成的器件如下圖所示 圖 16 QuartusⅡ 中所生成的器件 Clock 為時(shí)鐘輸入信號(hào)，本例中輸入 20KHz 的采樣頻率。 圖 17 AD/DA 模塊實(shí)物 本例 使用的高速 AD 芯片是由 AD 公司推出的 8 位，最大采樣率 32MSPS 的AD9280 芯片。轉(zhuǎn)換公式如下： 151 ??INAD VV 當(dāng)輸入信號(hào) Vin=5(V)的時(shí)候， 則 輸入到 AD 的信號(hào) Vad=2(V)； 當(dāng)輸入信號(hào) Vin=5(V)的時(shí)候， 則 輸入到 AD 的信號(hào) Vad=0(V)； 本例 使用的 高速 DA 芯片是 AD 公司推出的 AD9708。 在 Quartus Ⅱ 中完成頂層文件，編譯成功 后下載到 FPGA 中正確連接好電路此系統(tǒng)徹完成。 22 總結(jié) 2020年 初 ，我開始了我的畢業(yè) 設(shè)計(jì)準(zhǔn)備 工作，時(shí)至今日， 畢業(yè)十幾 基本完成。 我的 畢業(yè)設(shè)計(jì) 課題是：基于 DSP Builder 數(shù)字濾波器的設(shè)計(jì)與實(shí)現(xiàn)。其中一些難關(guān)以及心得還是值得在文章的最后和大家分享一下。沒有一本相關(guān)的書籍或文獻(xiàn)上有軟件安裝的指導(dǎo)，摸索出上述經(jīng)驗(yàn)確實(shí)花了不少精力。 AD/DA 的速度很好選擇，就是 AD/DA 的最大采樣頻率要大于截止頻率的兩倍。解決了這些難題后我感覺我對(duì) FIR 濾波器的理解前進(jìn)了一大步。 特別是 要強(qiáng)烈感謝我的論文指導(dǎo)老師 譚 敏 老師，她給予我 無私的指導(dǎo) 并且 不厭其煩的 幫助我解決各種難題，花大量的時(shí)間幫我 進(jìn)行論文的修改。 由于我的學(xué)術(shù)水平有限，所寫論文難免有不足之處，懇請(qǐng)各位老師和學(xué)友批評(píng) 以及 指正！ 馮博 2020 年 5 月于合肥學(xué)院 。本文引用了 多 位學(xué)者的研究文獻(xiàn)， 假如 沒有各位學(xué)者研究成果 所給我的 幫助 以及 啟發(fā)，我將很難完成本篇論文的寫作。希望這次的經(jīng)歷能讓我在今后的學(xué)習(xí)生活中激勵(lì)我繼續(xù)進(jìn)步。第三個(gè)是 AD 輸出端口和濾波器輸入端口的匹配問題， AD 輸出為“ 11111111”時(shí)表 示的數(shù)值為 256，而在濾波器輸入端口中“ 11111111”如果是 Signed inter 則表示為 128，如果是 Unsigned inter 則表示 1，所以如果濾波器的輸入為 8 為的話直接和 AD 的輸出相連是絕對(duì)得不到所需要的結(jié)果的。我們都知道 AD/DA 的位數(shù)越高越好速度越快越好，但位數(shù)越高速度越快的 AD/DA 價(jià)格就越貴。其次安裝順序必須正確要先安裝 Matlab 再安裝 QuartusⅡ 最后安裝 DSPbuilder 否則也會(huì)出現(xiàn)上述問題。最后在 QuartusⅡ 中完成 AD/DA 驅(qū)動(dòng)模塊，完成 頂層文件編譯下載到 FPGA 中完成 FIR 濾波器的設(shè)計(jì)。幾個(gè)月的 潛心研究 ，緊張而又充實(shí)的畢業(yè)設(shè)計(jì)終于落下了帷幕。其他兩股不變分別位 AD和 DA提供時(shí)鐘信號(hào)。芯片內(nèi)部結(jié)構(gòu)圖如下圖所示 : 圖 19 DA 結(jié)構(gòu)圖 通過上述 AD/DA 的資料可以知道，上述芯片完全達(dá)到了為本例的濾波器提供輸入信號(hào)以及完整的將本例的濾波器輸出的信號(hào)還原成模擬信號(hào)的要求。 在信號(hào)進(jìn)入 AD 芯片 20 之前，我們用一片 AD8056 芯片構(gòu)建了衰減電路，接口的輸入范圍是 5V~+5V(10Vpp)。 19 AD/DA 的選擇 由于本例中是對(duì)模擬的信號(hào)濾波最終也要還原成模擬信號(hào)所以需要 AD 將模擬信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)，通過 FIR 濾波器濾波后再用 DA 將數(shù)字信號(hào)轉(zhuǎn)化為模擬信號(hào)。 按 照 上述 的 流程，點(diǎn)擊 圖標(biāo)， 等待一會(huì)就 完成 了 Simulink文件（ *.mdl）到 VHDL 文件的轉(zhuǎn)換?？梢钥闯?仿真結(jié)果完全達(dá)到了設(shè)計(jì) 要求，所以 DSPbuilder 模型設(shè)計(jì)成功。由于輸出是 8 位的 DA 基于和 AD 相同的原因除去最高位的符號(hào)位后截取前 8 位輸出，由于系統(tǒng)多次對(duì)信號(hào)的位數(shù)進(jìn)行截取造成信號(hào)能量上的損失，反應(yīng)在實(shí)域上就是幅值得下降所以在最后還要乘以個(gè)常數(shù)對(duì)幅值進(jìn)行補(bǔ)償。添加一個(gè) 4 輸入加法器將所 out1 相加則濾波器模型就搭建完畢了。當(dāng)然 out1 的位數(shù)越多效果肯定越好，但本例中濾波系統(tǒng)最終是由 8 位的 DA 作為 輸出的，因此 out1 的位數(shù)越多將來最終的信號(hào)截取前 8 位輸出時(shí)信號(hào)就會(huì)有越多的損失，從而產(chǎn)生濾波系統(tǒng)輸出信號(hào)的失真。 14 圖 12 子系統(tǒng)模型 更具 節(jié)所敘述的原因，子系統(tǒng)的輸入端設(shè)置為 9 位有符號(hào)整型，因?yàn)檩斎胄盘?hào)為9 位有符號(hào)整型所以，所有的系數(shù)都同樣設(shè)置為 9 位有符號(hào)整型。在 Matlab中建立一個(gè)新的 MDL模型文件，在其主窗口中的命令窗口中輸入 Simulink打開 Simulink的界面，從中選取需要的器件。在本例中輸入濾波器的信號(hào)是由一個(gè) 8位 AD提供的所以要至少乘以 27，有所使用的 AD資料可知（本例中 AD的性能將在下文中詳細(xì)介紹）當(dāng) AD輸出為“ 00000000”代表 0AD輸出為“ 11111111”表示的數(shù)值為 256，而在濾波器輸入端口中“ 11111111”如果是 Signed inter 則表示為 128，如 果是 Unsigned inter則表示 1，所以如果濾波器的輸入為 8為的話直接和 AD的輸出相連是絕對(duì)得不到所需要的結(jié)果的。 濾波系數(shù)的量化及取整 所設(shè)計(jì)的濾波器各項(xiàng)性能都符合要求，所以點(diǎn)擊 導(dǎo)入濾波器，求出濾波系數(shù)。 圖 5 FIR濾波器的幅頻響應(yīng) 11 通帶處為 1dB衰減，在 4KHz處為 3dB衰減而在 50dB衰減。 Analysis Tool”進(jìn)入濾波器設(shè)計(jì)界面 10 圖 4 FDATool界面 選擇 設(shè)計(jì)濾波器，進(jìn)入其頁面。設(shè)計(jì)模型可直接向 VHDL 硬件描述語言轉(zhuǎn)換，充分體現(xiàn)了現(xiàn)代 電子 技術(shù)自動(dòng)化開發(fā)的特點(diǎn)與優(yōu)勢。 (26)中的 )(nhd 。 Nn NnnRN ? ?????? 001)( (37) 按照復(fù)卷積公式，在時(shí)域相乘，則頻域上是周期卷積關(guān)系，即 ... .... ... ... )(nx )0(h )1(h)1(h )2(h 1?z )2( ?nh )1( ?nh 1?z )(ny 1?z 7 ?? ?????? deWeHeH jjjd )()(21)( )( ???? (38) 因而 )( ?jd eH 逼近 )( ?jeH 的好壞完全取決于窗函數(shù)的頻率特性 )( ?jeW 窗函數(shù))(nRN 的頻率特性 )( ?jeW 為： ????? 10 )()(NnnjNj enReW ?? (39) 常用的窗函數(shù)有：三角窗、矩形窗、漢寧（ hanning）窗、海明（ hamming）窗、布萊克曼（ Blackman）窗、凱塞（ Kaiser）窗。濾波器的階數(shù)越高其濾波效果越好但 同時(shí)其 電路越 復(fù)雜 。但是，這種系統(tǒng)對(duì)信號(hào)產(chǎn)生的 2? 的相移對(duì)微分器、正交變換器、希爾伯特變換器等系統(tǒng)都特別有用，所以這種 FIR 系統(tǒng)在實(shí)際應(yīng)用中也有很大價(jià)值。FPGA 以其優(yōu)越的實(shí)時(shí)性和設(shè)計(jì)的靈活性成了控制系統(tǒng)中重要的一部分，在 FPGA 上實(shí)現(xiàn)濾波器，使濾波器能適用高速場合 [5]。經(jīng)常用在硬件實(shí)現(xiàn)的 FIR 數(shù) 字濾波器裝置有 DSP 設(shè)備、專用集成電路 （ ASIC） 、 FPGA 器件等。由于不存在穩(wěn)定性問題，所以設(shè)計(jì)相對(duì)簡單。但是另一方面， FIR 濾波器的系數(shù)設(shè)計(jì)方法很多，最普遍的是加窗，種類繁多的窗函數(shù)可以得到各種你所需要的通帶特 4 性。 FIR、 IIR 是常用的數(shù)字濾波器。第三，數(shù)字系統(tǒng)的系數(shù)、結(jié)構(gòu)靈活性強(qiáng)可以根據(jù)需要隨時(shí)變化。 數(shù)