【正文】 nt_state將當(dāng)前狀態(tài)值帶出此進(jìn)程 :REG LATCH1: PROCESS (LOCK) 此進(jìn)程中，在 LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=39。 END IF。最后進(jìn)行引腳鎖定并進(jìn)行測(cè)試，硬件驗(yàn)證例 電路對(duì) ADC0809 的控制功能。139。實(shí)驗(yàn)結(jié)束后注意將撥碼開(kāi)關(guān)撥向默認(rèn)：僅 ―4‖向下。 了解 DAC0832 的工作原理和控制時(shí)序。 二、實(shí)驗(yàn)儀器 計(jì)算機(jī)、 Max+plusII 或 QuartusII 軟件、 EDA 試驗(yàn)箱、示波器。 正弦信號(hào)發(fā)生器源文件 USE 。 8 位波形數(shù)據(jù)輸出 23 END。 END COMPONENT。139。 u1 : data_rom PORT MAP(address=Q1, q = DOUT,inclock=CLK)。在高速情況下，此二地的連接線必須盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。如果希望對(duì)輸出信號(hào)進(jìn)行濾波，將 GW48 系統(tǒng)左下角的撥碼開(kāi)關(guān)的 ―8‖向下?lián)?，則波形濾波輸出，向上撥則未濾波輸出，這可從輸出的波形看出。 掌握計(jì)數(shù)器和鎖存器的設(shè)計(jì)方法。 了解提高測(cè)試精度和速度的優(yōu)化設(shè)計(jì)方法。根據(jù)測(cè)頻原理，測(cè)頻控制時(shí)序可以如圖 所示。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清 0 信號(hào)而不斷閃爍。注意，這時(shí) 8 個(gè)數(shù)碼管的測(cè)頻顯示值是 16 進(jìn)制的。 用嵌入式鎖相環(huán) PLL 的 LPM 模塊對(duì)實(shí)驗(yàn)系統(tǒng)的 50MHz 或 20MHz 時(shí)鐘源分頻率， PLL 的輸出信號(hào)作為頻率計(jì)的待測(cè)信號(hào)。 USE 。 計(jì)數(shù)器清零 Load : OUT STD_LOGIC )。EVENT AND CLKK = 39。 END PROCESS。039。039。 CNT_EN = Div2CLK。 ENTITY REG32B IS PORT ( LK : IN STD_LOGIC。 ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LK, DIN) BEGIN IF LK39。 END IF。 32位計(jì)數(shù)器 USE 。 清零信號(hào) ENABL : IN STD_LOGIC。 BEGIN PROCESS(FIN, CLR, ENABL) BEGIN IF CLR = 39。)。 THEN IF ENABL = 39。 END IF。 【例 】 LIBRARY IEEE。 FSIN : IN STD_LOGIC。 1Hz CNT_EN : OUT STD_LOGIC。 COMPONENT COUNTER32B PORT (FIN : IN STD_LOGIC。 計(jì)數(shù)結(jié)果 END COMPONENT。 END COMPONENT。 SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0)。 U3 : COUNTER32B PORT MAP( FIN = FSIN, CLR = CLR_CNT1, ENABL = TSTEN1, DOUT=DTO1 )。 學(xué)習(xí)實(shí)驗(yàn)環(huán)節(jié)的設(shè)計(jì)與實(shí)現(xiàn)。 使用 VHDL 語(yǔ)言設(shè)計(jì)實(shí)驗(yàn)要求的 8 位序列檢測(cè)器。 28 實(shí)驗(yàn)十七 嵌入式鎖相環(huán) PLL 的應(yīng)用 一、實(shí)驗(yàn)?zāi)康? 了解鎖相環(huán)的工作原理。 二、實(shí)驗(yàn)儀器 計(jì)算機(jī)、 Max+plusII 或 QuartusII 軟件、 EDA 試驗(yàn)箱、示波器。在圖 所示窗口中首先設(shè)置參考時(shí)鐘頻率 inclk0 為 50MHz，注意，這個(gè)時(shí)鐘頻率不能低于 16MHz。并選擇第一個(gè)輸出時(shí)鐘信號(hào) c0相對(duì)于輸入時(shí)鐘的倍頻因子是 2，即 c0 的片內(nèi)輸出頻率是 32MHz；時(shí)鐘相移和時(shí)鐘占空比不變，保持原來(lái)默認(rèn)的數(shù) 據(jù)。 ENTITY GW_PLL IS PORT (CLK0 : IN STD_LOGIC。039。 END behav。 分別設(shè)置輸出頻率為 20MHz、 25MHz、 40MHz、 45MHz、 50MHz、 80MHz、 120MHz、 180MHz、 200MHz，并用頻率計(jì)測(cè)實(shí)驗(yàn)證。 掌握基于 FPGA 的串口通信模塊控制的設(shè)計(jì)與應(yīng)用，了解串口通信的調(diào)試與測(cè)試方法。用示波器的 Y1（ X）端接 GWADDA 板的 D/A。 二、實(shí)驗(yàn)儀器 計(jì)算機(jī)、 Max+plusII 或 QuartusII 軟件、 EDA 試驗(yàn)箱、示波器。并給出類似于如圖 仿真波形圖： 圖 選擇輸出頻率為 75MHz 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 利用 PLL 是否可以控制高速 DAC 輸出正弦波？應(yīng)該如何考慮設(shè)計(jì)？ 30 實(shí)驗(yàn)十八 信號(hào)采集與頻譜分析 一、實(shí)驗(yàn)?zāi)康? 掌握利用高速 ADC5510 對(duì)模擬信號(hào)采集控制的方法與設(shè)計(jì)。在此鎖在 GW48 箱上右排座下端的標(biāo)有 ―IO26‖上，它對(duì)應(yīng) pin67。 END COMPONENT。 END GW_PLL。 圖 選擇參考時(shí)鐘為 50MHz（輸入頻率不能小于 16MHz） 29 圖 選擇控制信號(hào) 圖 選擇輸出頻率為 75MHz LIBRARY IEEE。單擊 Next 按鈕后窗口主要選擇 PLL 的控制信號(hào)，如 PLL 的使能控制 pllena；異步復(fù)位areset；鎖相輸出 locked 等，在此消去所有控制信號(hào)。在彈出的對(duì)話框，在左欄選擇 I/O 項(xiàng)下的 ALTPLL，再選 Cyclone 器件和 VHDL 語(yǔ)言方式，最后輸入設(shè)計(jì)文件存放的路徑和文件名，如 d:\sin_gnt\。 掌握數(shù)字存儲(chǔ)示波器的使用方法。 自行設(shè)定測(cè)試方案和測(cè)試步驟。 二、實(shí)驗(yàn)儀器 計(jì)算機(jī)、 Max+plusII 或 QuartusII 軟件、 EDA 試驗(yàn)箱、示波器。 自行 設(shè)定實(shí)驗(yàn)步驟和 設(shè)計(jì)紀(jì)錄方式，完成實(shí)驗(yàn)報(bào)告 四、實(shí)驗(yàn)研究與思考 本例產(chǎn)生誤差的主要原因是什么？如何提高頻率測(cè)量精度？ 若要測(cè)量周期，其原理上和實(shí)現(xiàn)上應(yīng)該如何修改？ 實(shí)驗(yàn)十六 序列檢測(cè)器設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康? 了解序列檢測(cè)器 的工作原理。 BEGIN U1 : FTCTRL PORT MAP(CLKK =CLK1HZ,CNT_EN=TSTEN1, RST_CNT =CLR_CNT1,Load =Load1)。 27 SIGNAL CLR_CNT1 : STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 清零信號(hào) ENABL : IN STD_LOGIC。 計(jì)數(shù)器清零 Load : OUT STD_LOGIC )。 END FREQTEST。 USE 。 DOUT = CQI。 THEN CQI = CQI + 1。EVENT AND FIN = 39。 THEN CQI = (OTHERS=39。 計(jì)數(shù)結(jié)果 END COUNTER32B。 ENTITY COUNTER32B IS PORT (FIN : IN STD_LOGIC。 END behav。139。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 【例 】 LIBRARY IEEE。 END PROCESS。139。039。 THEN 1Hz時(shí)鐘 2分頻 Div2CLK = NOT Div2CLK。 ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC。 1Hz CNT_EN : OUT STD_LOGIC。（實(shí)驗(yàn)中可以將 50MHz 頻率用線引向 Clock2，但要拔除其上的短路帽） 【例 】 LIBRARY IEEE。此外注意在測(cè)頻速度上給予優(yōu)化。 圖 頻率計(jì)測(cè)頻控制器 FTCTRL測(cè)控時(shí)序圖 圖 頻率計(jì)電路框圖 25 分別仿真測(cè)試模塊例 、例 和例 ，再結(jié)合例 完成頻率計(jì)的完整設(shè)計(jì)和硬件實(shí)現(xiàn)，并給出其測(cè)頻時(shí)序波形及其分析。當(dāng) CNT_EN 高電平時(shí)允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。 三、實(shí)驗(yàn)內(nèi)容 實(shí)驗(yàn)原理：根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為 1 秒的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)； 1 秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值被鎖入鎖存器，計(jì)數(shù)器清 0，為下一測(cè)頻計(jì)數(shù)周期作好準(zhǔn)備。 進(jìn)一步熟悉掃描顯示驅(qū)動(dòng)電路的設(shè)計(jì)與應(yīng)用。 設(shè)計(jì)一任意波形信號(hào)發(fā)生器，可以使用 LPM 雙口 RAM 擔(dān)任波形數(shù)據(jù)存儲(chǔ)器，利用單片機(jī)產(chǎn)生所需要的波形數(shù)據(jù)，然后輸向 FPGA 中的 RAM（可以利用 GW48 系統(tǒng)上與 FPGA 接口的單片機(jī)完成此實(shí)驗(yàn)， D/A可利用系統(tǒng)上配置的 0832 或 5651 高速器件）。還應(yīng)該注意， DAC0832 電路須接有 +/12V 電壓： GW48 系統(tǒng)的 +/12V 電源開(kāi)關(guān)在系統(tǒng)左側(cè)上方。 信號(hào)輸出的 D/A 使用實(shí)驗(yàn)系統(tǒng)上的 DAC0832，注意其轉(zhuǎn)換速率是 1μs，其引腳功能簡(jiǎn)述如下： ILE：數(shù)據(jù)鎖存允許信號(hào)，高電平有效，系統(tǒng)板上已直接連在＋ 5V 上； WR WR2：寫(xiě)信號(hào) 2，低電平有效； XFER：數(shù)據(jù)傳送控制信號(hào)，低電平有效； VREF：基準(zhǔn)電壓，可正可負(fù)，－ 10V～＋ 10V； RFB：反饋電阻端； IOUT1/IOUT2：電流輸出端。 Q1 作為地址發(fā)生器計(jì)數(shù)器 END IF。 設(shè)定內(nèi)部節(jié)點(diǎn)作為地址計(jì)數(shù)器 BEGIN PROCESS(CLK ) LPM_ROM 地址發(fā)生器進(jìn)程 BEGIN IF CLK39。 6 位地址信號(hào) inclock : IN STD_LOGIC 。 ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC。最后在實(shí)驗(yàn)系統(tǒng)上實(shí)測(cè)，包括 SignalTap II 測(cè)試、 FPGA 中 ROM 的在系統(tǒng)數(shù)據(jù)讀寫(xiě)測(cè)試和利用示波器測(cè)試。 了解低通濾波電路的原理及其在信號(hào)發(fā)生中的應(yīng)用。 當(dāng)被測(cè)輸入信號(hào)太小或太大時(shí)，應(yīng)該如何處理？ 實(shí)驗(yàn)十四 函數(shù)信號(hào)發(fā)生器 一、實(shí)驗(yàn)?zāi)康? 了解函數(shù)信號(hào)發(fā)生的方法。這時(shí)數(shù)碼管 8 和 7 將顯示 ADC0809 采樣的數(shù)字值（ 16 進(jìn)制），數(shù)據(jù)來(lái)自 FPGA 的輸出。 22 實(shí)驗(yàn)操作：將 GW48 EDA 系統(tǒng)左下角的撥碼開(kāi)關(guān)的 7 向下?lián)埽溆嘞蛏?，即?0809 工作使能，及使 FPGA 能接受來(lái)自 0809 轉(zhuǎn)換結(jié)束的信號(hào)（對(duì)于 GW48CK 系統(tǒng)，左下角選擇插針處的 ―轉(zhuǎn)換結(jié)束 ‖和 ―A/D使能 ‖用二短路帽短接）。 END behav。 AND LOCK39。 END IF。 REG: PROCESS (CLK) BEGIN IF (CLK39。 next_state = st0。LOCK=39。 開(kāi)啟 OE,輸出轉(zhuǎn)換好的數(shù)據(jù) WHEN st4= ALE=39。039。039。) THEN next_state = st3。OE=39。START=39。039。139。 next_state = st1。LOCK=39。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0=ALE=39。模擬信號(hào)進(jìn)入通道 IN0；當(dāng) ADDA=39。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào) BEGIN ADDA = 39。 ARCHITECTURE beha