eda技術(shù)課程設(shè)計-四人搶答器設(shè)計(文件)
【正文】 a_out+1。 then if a_out=0000 then a_out=0000。 when 0010= if add=39。 end if。 else b_out=b_out1。139。 elsif add=39。 end if。 then if d_out=1111 then d_out=0000。039。 end if。d_out=d_out。 end process p2。 use 。 states:buffer std_logic_vector(3 downto 0)。 a,b,c,d:in std_logic。 ponent js is port(clk,rst,en,stop:in std_logic。 ponent jf is port(clk,rst,en,add:in std_logic。 signal t:std_logic_vector(3 downto 0)。 end bhv。 u2:js port map(clk,rst,en,stop,alarm,ta,tb)。 a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0))。 ta,tb:buffer std_logic_vector(3 downto 0))。 states:out std_logic_vector(3 downto 0))。 end qiangda。 ring,alarm:out std_logic。 library ieee。 end if。b_out=b_out。 else d_out=d_out1。 end if。 when 0100= if add=39。 then if c_out=0000 then c_out=0000。 else c_out=c_out+1。 end if。039。 then if b_out=1111 then b_out=0000。 end if。 elsif add=39。139。then if clk39。c_out=0101。 architecture one of jf is begin p2:process(clk,rst,add,states,a_out,b_out,c_out,d_out) begin if (rst=39。 entity jf is port(clk,rst,en,add:in std_logic。 end one。 else warn=39。 then warn=39。 end if。 then if tb=0000 then tb=0010。event and co=39。 or stop=39。 end if。139。 if en=39。event and clk=39。 or stop=39。 end js。 use 。 ring=ringf。 end if。 then if t111111 then ringf=not ringf。 then if en=39。03
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